เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3 และก่อนหน้า คุณอาจเห็นข้อความแสดงข้อผิดพลาดการสังเคราะห์ด้านล่างเมื่อคุณย้ายการออกแบบที่มีบล็อก DSP สองบล็อกขึ้นไปจากอุปกรณ์ Intel® Stratix® 10 ไปยังอุปกรณ์ Intel Agilex® 7 ข้อผิดพลาดนี้เกิดขึ้นเฉพาะใน VHDL แต่ไม่ใช่ Verilog HDL
ข้อผิดพลาด(17900): ต้องเชื่อมต่อพอร์ต CHAININ สําหรับบล็อก DSP WYSIWYG แบบเก่า "|_DSP0" จากพอร์ต CHAINOUT ของบล็อก DSP ก่อนหน้า
ข้อผิดพลาด(17860): ความกว้างของ port CHAININ สําหรับบล็อก DSP แบบ primitive "|_DSP0" ควรเป็น 64 บิตเมื่อตั้งค่าพารามิเตอร์ use_chainadder เป็น "true"
การสังเคราะห์จะตีความความกว้างของห่วงโซ่ของบล็อก DSP อย่างไม่ถูกต้องเป็น 0 คุณอาจจําเป็นต้องเปลี่ยนตามความต้องการด้านการออกแบบของคุณ
หากต้องการแก้ไขปัญหานี้ คุณอาจดับเบิลคลิกที่ข้อความแสดงข้อผิดพลาดของการสังเคราะห์และปรับเปลี่ยนบล็อก DSP ด้วยตนเองโดยการเพิ่มความกว้างของพอร์ต CHAINOUT สําหรับอุปกรณ์ Intel Agilex®
โปรดดูตัวอย่างของรหัสต่อไปนี้:
ชื่อ
แผนที่ทั่วไป (
operation_mode => "m27x27"
clear_type => "sclr"
...
chain_inout_width => , // เพิ่มรหัสนี้
output_clken => "1"
)
แผนผังพอร์ต (
clk => clk
...
chainout => ... // ตรวจสอบให้แน่ใจว่าพอร์ตนี้อยู่ที่นี่ก่อนเพิ่มรหัส ด้านบน
);
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.3