เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.4 และก่อนหน้า คุณอาจเห็นกรณีที่ไม่ตรงกันระหว่างไฟล์ Verilog HDL ที่สร้างขึ้นสําหรับ Intel® Arria® 10/Cyclone® 10 Hard IP สําหรับ PCI Express* และ EDA netlist
ไฟล์ Verilog HDL: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q
โฟลเดอร์การติดตั้ง/quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q
ในการแก้ไขปัญหานี้ แก้ไขชื่อพอร์ตเป็น "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1