ID บทความ: 000080511 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 04/02/2020

ทําไมพอร์ต "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q" ที่เกิดขึ้นใน Intel® Arria® 10/Cyclone® 10 Hard IP สําหรับไฟล์ PCI Express* Verilog แตกต่างจากชื่อพอร์ตในเน็ตลิสต์ EDA

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.4 และก่อนหน้า คุณอาจเห็นกรณีที่ไม่ตรงกันระหว่างไฟล์ Verilog HDL ที่สร้างขึ้นสําหรับ Intel® Arria® 10/Cyclone® 10 Hard IP สําหรับ PCI Express* และ EDA netlist

ไฟล์ Verilog HDL: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q

โฟลเดอร์การติดตั้ง/quartus/eda/sim_lib/twentynm_hip_atoms.v: sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_Q

ความละเอียด

ในการแก้ไขปัญหานี้ แก้ไขชื่อพอร์ตเป็น "sta_hd_altpe3_hip_core_top_hd_altpe3_hip_core_u_clkmux_core_clk_cnt_reg_0_0_q"

ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Intel® Cyclone® 10 FPGA
Intel® Arria® 10 FPGA และ SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้