ID บทความ: 000080451 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/02/2019

ทําไมการจําลอง PLL ล้มเหลวด้วยโมเดลการจําลอง Verilog HDL สําหรับอุปกรณ์ Intel® Cyclone® 10 LP

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ไม่รองรับโมเดลการจําลอง Verilog HDL สําหรับ IOPLL IP สําหรับอุปกรณ์ Intel® Cyclone® 10 LP ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 17.1 และก่อนหน้า คุณจะเห็นว่านาฬิกาเอาต์พุต IOPLL ไม่สลับ

    ความละเอียด

    ในการจําลอง IP IOPLL สําหรับอุปกรณ์ Intel® Cyclone® LP ให้ใช้โมเดลการจําลอง VHDL ในรุ่น 17.1 หรือ Verilog HDL ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชัน 18.0 หรือใหม่กว่า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Cyclone® 10 LP FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้