สังเกตคําเตือนต่อไปนี้หากเอาต์พุต C0 ของบล็อก PLL ไม่ได้เชื่อมต่อโดยตรงกับพินเอาต์พุต PLL เฉพาะ
คําเตือน (15064): PLL "pll:pll50Mhz_int0|altpll:altpll_component|pll_altpll:auto_generated|pll1" พินเอาต์พุตพอร์ตเอาต์พุตผ่านการกําหนดเส้นทางที่ไม่ใช่การเฉพาะ -- ประสิทธิภาพค่า jitter ขึ้นอยู่กับอัตราการสลับขององค์ประกอบการออกแบบอื่นๆ ใช้เอาต์พุตสัญญาณนาฬิกาเฉพาะ PLL เพื่อให้แน่ใจว่ามีประสิทธิภาพการกระตุก
Intel® MAX® 10 FPGA มีพินเอาต์พุต PLL เฉพาะ ซึ่งสามารถเชื่อมต่อกับเอาต์พุต C0 ของบล็อก PLL ได้โดยตรง การเชื่อมต่อนี้ช่วยให้มั่นใจได้ว่าประสิทธิภาพของค่า jitter จะไม่ได้รับผลกระทบเนื่องจากไม่ได้ผ่าน GCLK และไม่ได้รับผลกระทบจากส่วนอื่นของการออกแบบ
หากต้องการแก้ไขปัญหานี้ ให้เชื่อมต่อเอาต์พุต C0 ของบล็อก PLL เข้ากับพินเอาต์พุต PLL เฉพาะโดยตรง หรือคุณอาจละเลย คําเตือนหากประสิทธิภาพของค่าความล่าช้าลดลงไม่ได้เป็นข้อกังวล