ID บทความ: 000080226 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 03/02/2013

ข้อผิดพลาด : ข้อจํากัดที่ผิดกฎหมายของ DLL ไปยังภูมิภาค (X, Y) ไปยัง (X, Y): ไม่มีตําแหน่งที่ถูกต้องในภูมิภาค

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจประสบกับข้อผิดพลาดพอดีด้านบนเมื่อคอมไพล์ตัวควบคุมหน่วยความจําที่ใช้ UniPHY ใน Quartus® II เวอร์ชั่น 12.1 ข้อผิดพลาดเกิดขึ้นเนื่องจากไม่มีทรัพยากรการกําหนดเส้นทางนาฬิกาเฉพาะระหว่าง PLL ทั้งสอง

 

ความละเอียด

การแก้ไขปัญหาชั่วคราวคือการใส่บัฟเฟอร์นาฬิกา (altclkctrl) ระหว่างอินพุต pll_ref_clk และ PLL

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V GX FPGA
Arria® V GT FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Stratix® V GX FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Arria® V GX FPGA
Cyclone® V GT FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Cyclone® V E FPGA
Arria® V GZ FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้