ID บทความ: 000080202 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

มีแนวทางเกี่ยวกับเวลาในการรับรองการรีเซ็ต DPA ในโหมด Soft-CDR หรือไม่

สิ่งแวดล้อม

  • รีเซ็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ไม่มีแนวทางจากAltera®เกี่ยวกับเวลารีเซ็ต DPA เมื่อใช้ Soft-CDR ในอุปกรณ์ Stratix® III และอุปกรณ์ Stratix IV rx_resetรีเซ็ตวงจร DPA และเนื้อหา FIFO อย่างไรก็ตาม อาจมีการยืนยันrx_resetเมื่อจําเป็นต้องมีการปรับการเชื่อมต่อใหม่เพื่อให้ DPA ล็อกไปยังเฟสใหม่

    ในโหมด Soft-CDR rx_resetไม่จําเป็นต้องอ้างถึงเนื่องจาก DPA จะล็อกไปยังเฟสใหม่อย่างต่อเนื่อง โดยขึ้นอยู่กับความแตกต่างของ ppm ระหว่างนาฬิกาอ้างอิงและข้อมูลขาเข้า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Stratix® III FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้