ID บทความ: 000080168 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไม Stratix IV PLL ของฉันจึงผสานเข้าด้วยกันแม้ว่าจะไม่แชร์อินพุตทั่วไป

สิ่งแวดล้อม

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.1 SP1 และใหม่กว่า Stratix® IV PLL ที่มีพอร์ตทั่วไป phaseclock_select อาจรวมกันอย่างไม่ถูกต้องแม้ว่าพอร์ตที่เหลือของ PLL ทั้งสองจะไม่เหมือนกัน

ปัญหานี้อาจนําไปสู่ปัญหาการทํางานในการจําลองระดับเกตและฮาร์ดแวร์

หากต้องการแก้ไขปัญหานี้ ให้ปิดการตั้งค่า Auto Merge PLLs Fitter ที่ป้องกันไม่ให้ซอฟต์แวร์ Quartus II ผสานรวม PLLs

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้