คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.1 SP1 และใหม่กว่า Stratix® IV PLL ที่มีพอร์ตทั่วไป phaseclock_select อาจรวมกันอย่างไม่ถูกต้องแม้ว่าพอร์ตที่เหลือของ PLL ทั้งสองจะไม่เหมือนกัน
ปัญหานี้อาจนําไปสู่ปัญหาการทํางานในการจําลองระดับเกตและฮาร์ดแวร์
หากต้องการแก้ไขปัญหานี้ ให้ปิดการตั้งค่า Auto Merge PLLs Fitter ที่ป้องกันไม่ให้ซอฟต์แวร์ Quartus II ผสานรวม PLLs
ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต