เนื่องจากปัญหาในอัลกอริธึมการสอบเทียบคอนโทรลเลอร์ HPS SDRAM ที่สร้างขึ้นโดย Altera SoC Embedded Design Suite สําหรับ Cyclone® V SoC และอุปกรณ์ soC Arria® V รายงาน DQS enable center อาจมากกว่ารายงานการเริ่มต้นและสิ้นสุดทั้งสอง
อัลกอริธึมการสอบเทียบพบพารามิเตอร์สูงสุดและต่ําสุดสําหรับความล่าช้าจํานวนมากและเลือกค่าตรงกลาง สําหรับ DQS เปิดใช้งาน ทั้งรายงานเริ่มต้นและสิ้นสุดถูกปรับให้เป็นรายงาน VFIFO_SIZE แต่รายงานศูนย์ไม่อยู่ในปกติ ดังนั้นรายงานอาจปรากฏอยู่นอกช่วงเริ่มต้น: สิ้นสุด
VFIFO_SIZE ถูกตั้งค่าที่ 16 สําหรับอุปกรณ์ Cyclone® V และ Arria® V
หมายเหตุ: ในการเปิดใช้งานรายงานนี้ จะต้องตั้งค่า RUNTIME_CAL_REPORT แมโคร ซึ่งจะรายงานผลลัพธ์ของกระบวนการสอบเทียบไปยัง stdout (โดยปกติแล้วเป็น UART)
รายงาน VFIFO ของศูนย์ควรหารด้วย 16 ซึ่ง VFIFO_SIZE และส่วนที่เหลือคือการหน่วงเวลา VFIFO
ตัวอย่างเช่น:
Seq ค: DQS เปิดใช้งาน ; กลุ่ม 0 ; อันดับ 0 ; เริ่ม VFIFO 6 ; เฟส 1 ; หน่วงเวลา 4
Seq ค: DQS เปิดใช้งาน ; กลุ่ม 0 ; อันดับ 0 ; End VFIFO 7 ; เฟส 0 ; หน่วงเวลา 18
Seq ค: DQS เปิดใช้งาน ; กลุ่ม 0 ; อันดับ 0 ; Center VFIFO 22 ; เฟส 5 ; หน่วงเวลา 3
ค่า True Center VFIFO คือ 22 % 16 = 6 ซึ่งอยู่ระหว่าง 6 และ 7 ตามที่คาดไว้
โค้ด Preloader ที่สร้างขึ้นอาจถูกแก้ไขเพื่อเปลี่ยนแปลงดังนี้:
1. Open <preloader>\uboot-socfpga\board\altera\socfpga\sdram\sequencer.c
2. ค้นหาบรรทัดต่อไปนี้:
RPRINT ("DQS เปิดใช้งาน; กลุ่ม %lu ; อันดับ %lu ; ตรงกลาง VFIFO %2li ; เฟส %li ; หน่วงเวลา %2li", grp, sr, v, p-1, d);
3. แทนที่ ด้วย สายนี้:
RPRINT ("DQS เปิดใช้งาน; กลุ่ม %lu ; อันดับ %lu ; ตรงกลาง VFIFO %2li ; เฟส %li ; ล่าช้า %2li", grp, sr, (v % VFIFO_SIZE), p-1, d);
4. สร้าง Preloader ของคุณใหม่โดยเรียกใช้:
ทําให้สะอาด; ทำ
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วย Altera SoC Embedded Design Suite 15.1