แนะ นำ
หาก DDR3 SDRAM Controller ที่มีการออกแบบ UniPHY ที่ 533MHz ตรงตามเกณฑ์พื้นฐานที่ระบุไว้ด้านล่าง และคุณได้ทําการวิเคราะห์เบื้องต้นของการออกแบบที่รวบรวมที่สร้างอินสแตนซ์ด้วยการปรับตั้งค่าอินเทอร์เฟซหน่วยความจําที่คุณต้องการ คุณควรแจ้ง FAE ในพื้นที่ของคุณและขอการสื่อสารเพิ่มเติมกับทีมการตลาดทางเทคนิค HardCopy และ HardCopy Design Center (HCDC) เกี่ยวกับโอกาสในการออกแบบ HCDC จะร้องขอการวิเคราะห์เพิ่มเติมเกี่ยวกับการออกแบบและอาจจําเป็นต้องดําเนินการสถานที่ทดลองและเส้นทางของการออกแบบในขั้นตอนการออกแบบ HCDC ASIC เพื่อยืนยันการปิดเวลาสามารถทําได้ในการออกแบบที่กําหนดก่อนที่จะมีการยอมรับการออกแบบสําหรับการย้าย HardCopy (เป้าหมาย DR2)
พื้น หลัง
ซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.1of UniPHY DDR3 Megafunction ได้รับการตรวจสอบโดย HardCopy Design Center ผ่านเส้นทางทดลองใช้ แม้ว่าจะไม่มีการถอดเทปทางกายภาพออกจากการออกแบบการทดสอบ
การออกแบบเสร็จสิ้นโดยใช้ซอฟต์แวร์ Quartus II เวอร์ชัน 10.1 Build 145 และสร้างขึ้นโดยใช้อินเทอร์เฟซคอนโทรลเลอร์หน่วยความจําเดียวที่กําหนดค่าสําหรับอินเทอร์เฟซ DDR3 533 MHz แบบ 72 บิต (DQ) แบบ 72 บิต แบบ 1 อันดับ ทั้งหมดนี้มีอยู่บนขอบเดียวของ I/O ของอุปกรณ์ โดยใช้ HC4GX35FF1152 ที่สภาพแวดล้อมการทํางานเชิงพาณิชย์ (0C และ 85C Junction Temperature) การปิดเวลาเกิดขึ้นสําหรับกรณีการทดสอบที่ได้รับจากการวิเคราะห์ทุกมุม PVT แต่มีส่วนที่เหลือของสแล็กที่เป็นบวกเพียงเล็กน้อย (ส่วนต่างการตั้งค่าเชิงบวก <20ps) เนื่องจากส่วนต่างมีข้อจํากัดมาก จึงเป็นไปได้มากที่การใช้งานบางอย่างที่สร้างขึ้นโดยใช้ต้นแบบFPGAอาจทํางานสําหรับFPGAในการทดสอบระบบ แต่อาจมีปัญหาหากย้ายไปยังอุปกรณ์ HardCopy® และไม่แสดงขึ้นเพื่อตอบสนองความต้องการด้านเวลาทั้งหมดในการวิเคราะห์เวลาแบบคงที่ มีความแตกต่างทางกายภาพและการใช้งานที่แตกต่างกันระหว่างอุปกรณ์ FPGA และ HardCopy ที่ป้องกันไม่ให้ผลลัพธ์ของเวลาเท่ากันระหว่างอุปกรณ์ทั้งสอง
การตั้งค่าการออกแบบใช้พารามิเตอร์อัตราบอร์ดและ Slew ตามค่าเริ่มต้นที่ระบุไว้ใน UniPHY Megafunction ตามที่แสดงในไฟล์ dut_timing.tcl ที่สร้างขึ้นโดย IP Megawizard
เนื่องจากระบบที่ออกแบบมาทุกระบบมีความโดดเด่น คุณจึงควรเปรียบเทียบการตั้งค่าเหล่านี้กับสภาพแวดล้อมระบบของคุณเพื่อดูว่าการออกแบบของคุณเทียบเคียงกับการตั้งค่าเหล่านี้ได้หรือไม่ รายละเอียดการใช้งานบางอย่างอาจแตกต่างกันและอาจช่วยหรือขัดขวางผลลัพธ์ของช่วงเวลา ตัวอย่างเช่น อัตราการสเลฟบน I/O ที่ใกล้เคียงกันจะส่งผลเสียต่อระยะขอบการจับเวลาของการเขียน DQ/DQS แต่การติดตามบอร์ดที่แกร่งขึ้นภายในกลุ่ม DQ/DQS จะช่วยระยะขอบของเวลา
เกณฑ์การออกแบบ
ข้อกําหนดพื้นฐานสําหรับการออกแบบ HardCopy IV GX โดยใช้คอนโทรลเลอร์ 533 MHz DDR3 SDRAM พร้อม UniPHY:
· ใช้ DDR3 UniPHY IP ที่เปิดตัวด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 10.1 หรือใหม่กว่าเท่านั้น Altmemphy IP จะไม่ประสบความสําเร็จ 533 MHz ในอุปกรณ์ Hardcopy IV GX
· ใช้อุปกรณ์ HardCopy IV GX ที่มีแพ็คเกจ FF เท่านั้น แพ็คเกจ LF หรือ WF จะไม่ประสบความสําเร็จ 533 MHz ตัวเลือกสหายFPGAของคุณเปิดขึ้นขึ้นอยู่กับความต้องการความหนาแน่นของคุณ
· รองรับการใช้งานแบบอันดับเดียว การใช้งานแบบหลายอันดับจะลดขีดจํากัดประสิทธิภาพและจะไม่บรรลุ 533 MHz เนื่องจากการโหลดแบบ Parasitic ต่อพินที่เพิ่มขึ้นบนอุปกรณ์ HardCopy และอุปกรณ์ FPGA และข้อจํากัดในโต๊ะทํางาน
· ควรระบุสภาพแวดล้อมการทํางานเชิงพาณิชย์ในการตั้งค่าโครงการ (0C และ 85C สําหรับอุณหภูมิเชื่อมต่อนาที/สูงสุด) อุปกรณ์ Hardcopy IV GX จะไม่ได้รับการปิดเวลาสําหรับอินเทอร์เฟซ 533 MHz DDR3 สําหรับสภาพแวดล้อมการทํางานในอุตสาหกรรม
· ไม่รับประกันการห่อหุ้ม I/O สําหรับ DDR3 ที่ 533 MHz ในอุปกรณ์ Hardcopy IV GX มีตําแหน่ง I/O อินเทอร์เฟซหน่วยความจํา DDR3 ทั้งหมดบนขอบเดียวกันของไดย์โดยใช้ Pin Planner และข้อมูลธนาคาร I/O พินที่อยู่และคําสั่งทั้งหมด รวมถึงพิน DQ/DQS/DM รวมถึงอินพุตสัญญาณนาฬิกาอ้างอิงสําหรับ PLL ที่ใช้ใน DDR3 Megafunction
· ห้ามไดรฟ์นาฬิกาอ้างอิงไปยัง PLL ผ่านพาธภายในก่อนพิน Inclk อ้างอิง PLL ซึ่งรวมถึงสัญญาณนาฬิกาอ้างอิงที่ป้อนบนพิน I/O ที่ต่างกันและการกําหนดเส้นทางผ่านทรัพยากรสัญญาณนาฬิกาทั่วโลกที่ตําแหน่ง PLL การสร้างอินสแตนซ์ DDR3 IP อยู่ ใช้พินอินพุตนาฬิกาหลักที่ติดกับตําแหน่ง PLL เพื่อส่งสัญญาณนาฬิกาอ้างอิงของคุณไปยัง PLL อย่าเรียงซ้อนนาฬิกาอ้างอิง PLL
· สอดคล้องตามค่าเริ่มต้นที่สุดเท่าที่เป็นไปได้กับการตั้งค่าการหน่วงเวลาเริ่มต้นและการติดตามบอร์ดที่พบใน DDR3 IP Megawizard เมื่อสร้างการออกแบบอินเทอร์เฟซหน่วยความจําของคุณ ส่วนเบี่ยงเบนใดๆ ที่เกินจากค่าที่ระบุอาจทําให้ไม่สามารถปิดอินเทอร์เฟซหน่วยความจําได้สําเร็จ
· ออกแบบให้มีการควบคุมและซิงโครไนซ์สัญญาณรีเซ็ตของคอนโทรลเลอร์ DDR3 IP และตรรกะพาธข้อมูลร่วมกัน ออกแบบเพื่อให้สามารถยืนยันการรีเซ็ตไปยังทุกพื้นที่พร้อมกัน แต่ลบการรีเซ็ตภายในโดเมนนาฬิกาภายในเครื่องพร้อมกันเพื่อให้แน่ใจว่ามีการกู้คืนและลบการรีเซ็ตที่เหมาะสม
· ใช้เครื่องมือจําลองเพื่อดึงข้อมูลอัตรา Slew ของเคสที่แย่ที่สุดบนอินเทอร์เฟซ I/O ของหน่วยความจํา และให้ข้อมูลดังกล่าวใน DDR3 IP Megawizard เพื่อปรับปรุงความแม่นยําของเวลาและส่วนต่างเวลา หากไม่มีเครื่องมือจําลอง ให้ใช้ Advanced I/O Timing (AIOT) Board Model Planner ที่พบใน Quartus II Software Pin Planner เพื่อจําลองสภาพแวดล้อมการติดตามบอร์ดของคุณและเมื่อรวบรวมการออกแบบ ให้ดึงข้อมูล slew rate ที่แย่ที่สุดที่รายงานจากรายงาน TimeQuest STA จากส่วน "ตัววัดความถูกต้องของสัญญาณ" ของ <revision ไฟล์ >.sta.rpt ใช้ข้อมูลอัตรา Slew แทนที่ข้อมูลที่ได้รับจากการจําลองใน DDR3 IP Megawizard แล้วถอดแบบจําลองบอร์ด AIOT จากการออกแบบของคุณสําหรับพินอินเทอร์เฟซ DDR I/O เพื่อไม่ให้อนุกรมของบอร์ดถูกนับสองเท่าในการวิเคราะห์ เนื่องจากข้อจํากัดด้านเวลาและการวิเคราะห์การสอบเทียบ DDR3 IP จะคํานึงถึงผลกระทบของบอร์ดหากมีการป้อนพารามิเตอร์ในเมกะวิซอร์อย่างถูกต้อง
· สร้างการควบคุมการเข้าถึงของผู้ใช้ในการออกแบบของคุณสําหรับพอร์ตอินเตอร์เฟซการดีบักและพอร์ตการกําหนดค่าใหม่ DLL/PLL ที่มีใน DDR3 IP Megawizard เมื่อเปิดใช้งานช่องทําเครื่องหมาย "ความเข้ากันได้ของ HardCopy" ในการตั้งค่าเมกะวิซซอร์ด