ID บทความ: 000079854 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 23/11/2014

คําเตือน: พอร์ต "datab" บนการสร้างอินสแตนซ์ของ "lpm_add_sub_component" ของนิติบุคคลเชื่อมต่อกับสัญญาณของความกว้าง 32 ความกว้างอย่างเป็นทางการของสัญญาณในโมดูลคือ 16 บิตเพิ่มเติมจะถูกละเลย

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณจะเห็นคําเตือนนี้หลายครั้งเมื่อคุณสร้างโมเดลการจําลองสําหรับ Intel® FPGA IP NCO II คุณอาจเห็นข้อความเตือนต่อไปนี้ด้วย:

    คําเตือน: คําเตือน Verilog HDL หรือ VHDL ที่ nco_altera_nco_ii_140_riojqbq.v(91): วัตถุ "select_s" ได้กําหนดค่าไว้แต่ไม่เคยอ่าน

    ความละเอียด

    คําเตือนเหล่านี้สามารถละเลยได้อย่างปลอดภัย จะไม่ทําให้เกิดปัญหาการจําลองและไม่ส่งผลกระทบต่อโมเดลการสังเคราะห์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 18 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V GT FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Intel® Arria® 10 GT FPGA
    Arria® V GT FPGA
    Intel® Arria® 10 GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Intel® Arria® 10 SX SoC FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้