ปัญหาสำคัญ
คำอธิบาย
หากคุณพยายามจําลอง โดยใช้ Mentor Graphics ModelSim-Altera ซอฟต์แวร์, การออกแบบ VHDL ที่มีความหน่วงแฝงต่ํา PHY ด้วยดาต้าพาธ 10 Gbps การจําลองล้มเหลวโดยมีข้อผิดพลาดที่คล้ายกับ รายการต่อไปนี้:
# ** Fatal: Error occurred in protected context.
# Time: 0 ps Iteration: 0 Instance: /test_tst/test_inst/test_inst/// File:
nofile
# FATAL ERROR while loading design
# Error loading design