ID บทความ: 000079768 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/02/2014

ปิดใช้งาน SDRAM ECC ใน Preloader

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

Qsys ไม่สามารถสร้างอินเทอร์เฟซ DDR ในส่วนประกอบ HPS ได้ ด้วย ECC ที่เปิดใช้งาน หากคุณพยายามระบุอินเทอร์เฟซดังกล่าว ผลลัพธ์ที่ได้ เป็นอินเทอร์เฟซที่ไม่มี ECC ทั้งนี้ขึ้นอยู่กับความกว้างของอินเทอร์เฟซที่ระบุ ความกว้างของอินเทอร์เฟซที่ได้มีดังนี้:

ความกว้างที่ระบุความกว้างที่เป็นผลลัพธ์
2416
4032
ความละเอียด

อัปเกรดเป็น Altera Complete Design Suite v13.0 SP1 หรือใหม่กว่า

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® V FPGA และ SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้