ID บทความ: 000079758 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 01/01/2015

ข้อ ผิด พลาด: <system name="">.hps_0: "ความถี่สัญญาณนาฬิกา &lt;0,1,2&gt; ความถี่สัญญาณนาฬิกา HPS-to-FPGA" (S2FCLK_USER&lt;0,1,2&gt;CLK_FREQ &gt;ความถี่&lt; osc1 ไม่สามารถใช้งานได้ - 100.0</system>

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0, Qsys จํากัดความถี่ขั้นต่ําของสัญญาณนาฬิกาผู้ใช้ HPS ไม่ถูกต้องกับความถี่ของสัญญาณนาฬิกาอ้างอิงภายนอก (OSC1/2)


     

    ความละเอียด

    การแก้ไขปัญหานี้แก้ไขการตั้งค่า PLL สําหรับนาฬิกาผู้ใช้ในไฟล์ /สร้าง/pll_config.h ก่อนเรียกใช้งานเพื่อสร้างตัวโหลดซอฟต์แวร์ล่วงหน้า

    โปรดดูหน้าปรับแต่ง Preloader Clocking บน www.Rocketboards.org เพื่อดูข้อมูลเกี่ยวกับการแก้ไขpll_configด้วยตนเอง

    ปัญหานี้ได้รับการแก้ไขแล้วสําหรับซอฟต์แวร์ Quartus II รุ่นถัดไป

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้