ID บทความ: 000079642 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมจึงไม่มีรายงานการกําหนดเวลาการกู้คืนและการลบสําหรับการออกแบบอินเทอร์เฟซหน่วยความจําของฉันที่มีข้อจํากัดกับ DTW (DDR Timing Wizard)

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

อาจไม่มีรายงานการกู้คืนและการลบสําหรับการออกแบบดังกล่าวหากคุณไม่ได้ตัดเส้นทางการโพสต์ในการออกแบบ

หากต้องการดูว่านี่อาจเป็นปัญหาหรือไม่ ให้ตรวจสอบก่อนว่าพาธ postamble ถูกตัดออกโดยใช้วิธีใดวิธีหนึ่งต่อไปนี้:

  • สําหรับตัววิเคราะห์เวลาคลาสสิก ให้เปิดตัวแก้ไขการมอบหมายในซอฟต์แวร์ Quartus® II และตรวจสอบให้แน่ใจว่าโหนดที่ลงท้ายด้วย|dqs_io~regoutในคอลัมน์ จาก จะมีการตั้งค่าการกําหนดเส้นทางการกําหนดเวลาแบบ Cut เป็น เปิด ควรมีการกําหนดหนึ่งงานสําหรับกลุ่ม DQS แต่ละกลุ่ม
  • สําหรับ TimeQuest Timing Analyzer ให้ใช้รายงาน SDC และตรวจสอบรายงานเส้นทางเท็จ

โปรดทราบว่าชื่อโหนดอาจแตกต่างกันขึ้นอยู่กับชื่อที่คุณใช้สําหรับคอนโทรลเลอร์ ตัวอย่างของชื่อเต็มของโหนดมีดังนี้: my_core:my_core_ddr_sdram| my_core_auk_ddr_sdram:my_core_auk_ddr_sdram_inst|my_core_auk_ddr_datapath:ddr_io| my_core_auk_ddr_dqs_group:\g_datapath:1:g_ddr_io|dqs_io~regout

my_core คือชื่อของคอนโทรลเลอร์รูปแบบต่างๆ และ "g_datapath:0" ระบุหมายเลขกลุ่ม DQS

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้