ID บทความ: 000079572 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/04/2014

ลําดับการรีเซ็ตสําหรับตัวรับส่งสัญญาณ GX ความเร็วสูงสูญเสียเงื่อนไขการเชื่อมต่อในตระกูลอุปกรณ์ Altera GX/GT/GZ คืออะไร

สิ่งแวดล้อม

  • รีเซ็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คู่มืออุปกรณ์จะมีลําดับการรีเซ็ตสําหรับการเตรียมใช้งานตัวรับส่งสัญญาณความเร็วสูงระหว่างการนําลิงก์มาใช้ โซลูชันนี้จัดการกับลําดับการรีเซ็ตโดยสูญเสียเงื่อนไขการเชื่อมต่อ

    การสูญเสียการเชื่อมต่ออาจเกิดขึ้นเนื่องจากสูญเสียแหล่งสัญญาณนาฬิกาอ้างอิงในเครื่องหรือการสูญเสียการเชื่อมต่อเนื่องจากสายที่ไม่ได้เสียบ สภาวะที่เลวร้ายอื่นๆ เช่น การสูญเสียพลังงานอาจทําให้เกิดการสูญเสียสัญญาณจากพาร์ทเนอร์อุปกรณ์/การเชื่อมต่ออื่นๆ

    การสูญเสียสภาพ REFCLK ในเครื่อง (หรือนาฬิกาอ้างอิงอื่นๆ)

    หากปิดใช้งานอินพุตสัญญาณนาฬิกาอ้างอิงในเครื่องหรือไม่เสถียร ให้ทําตามขั้นตอนต่อไปนี้

    • ตรวจสอบสัญญาณpll_locked  Pll_lockedจะไม่ตอบสนองหากแหล่งนาฬิกาอ้างอิงในเครื่องไม่สามารถใช้งานได้ 
    • Pll_lockedมั่นใจได้แสดงถึงนาฬิกาอ้างอิงที่เสถียร เนื่องจาก TX PLL จะล็อกไปยังนาฬิกาขาเข้า  คุณสามารถทําตามลําดับการรีเซ็ตที่เหมาะสมที่ระบุไว้ในคู่มืออุปกรณ์ตั้งแต่การตรวจสอบสิทธิ์pll_locked

    การสูญเสียการเชื่อมต่อเนื่องจากสายเคเบิลที่ถอดออกหรือสภาพการปิดระบบที่ไกลออกไป:

    ใช้อย่างน้อยหนึ่งวิธีต่อไปนี้เพื่อระบุว่าพาร์ทเนอร์ลิงก์ยังทํางานอยู่หรือไม่

    1. Signal Detect มีอยู่ในโหมด PCIe และโหมดพื้นฐาน  คุณสามารถตรวจสอบสัญญาณrx_signaldetectเมื่อสูญเสียตัวบ่งชี้การเชื่อมต่อ rx_signaldetectจะเพิกเช่นเดียวกับที่พาร์ทเนอร์ลิงก์กลับมา

    2. คุณสามารถใช้ตัวตรวจจับ PPM ในคอร์อุปกรณ์สําหรับโหมดที่ไม่มีการตรวจสอบสัญญาณเพื่อตรวจสอบลิงก์ ตัวตรวจจับ PPM จะช่วยให้คุณระบุได้ว่าลิงก์ยังอยู่หรือไม่

    3. สภาพข้อมูลเสียหายหรือ RX phase comp fifo overflow/underflow ในตรรกะของผู้ใช้อาจบ่งบอกถึงการสูญเสียสภาพการเชื่อมต่อ

    ควรใช้หนึ่งในลําดับการรีเซ็ตต่อไปนี้หลังจากสูญเสียการตรวจจับการเชื่อมต่อจากวิธีการที่อธิบายไว้ข้างต้น

    1. สําหรับโหมดล็อค CDR อัตโนมัติ:

    • ตรวจสอบสัญญาณrx_freqlocked  การสูญเสียลิงก์จะทําให้rx_freqlockedไม่ทํางาน เมื่อ CDR เปลี่ยนกลับไปใช้โหมด Lock-to-Data (LTD)
    • อธิบายrx_digitalreset
    • คุณอาจเห็นการสลับrx_freqlockedเมื่อเวลาผ่านไป เนื่องจากสวิตช์ CDR ระหว่างโหมด Lock-to-Reference (LTR) และโหมด Lock-to-Data (LTD)
    • rx_digitalreset De-assert หลังจากที่rx_freqlockedมีเวลามากกว่า tLTD_Auto (ดูเอกสารข้อมูลอุปกรณ์)

    หมายเหตุ: ขั้นตอนนี้ไม่สามารถใช้กับCyclone® อุปกรณ์ IV GX เนื่องจากความแตกต่างในการทํางาน  ไม่ควรใช้rx_freqlockedเป็นตัวบ่งชี้ CDR Lock-to-Data (LTD)  สําหรับอุปกรณ์ Cyclone IV GX จะต้องใช้ตัวตรวจจับ PPM ในตรรกะผู้ใช้เพื่อตรวจสอบสถานะของลิงก์และนาฬิกาที่กู้คืนที่เสถียรก่อนที่จะลบrx_digitalreset

    • หากrx_freqlockedไปอยู่ที่จุดใดก็ได้ ให้ตอบกลับrx_digitalresetอีกครั้ง
    • หากเกิดความเสียหายของข้อมูลหรือสภาวะการเกิดไฟฟ์เกิน/การไหลของเฟส RX ในตรรกะของผู้ใช้ ให้ยืนยันrx_digitalresetสําหรับ 2 รอบสัญญาณนาฬิกาแบบขนาน แล้วยกเลิกการยืนยัน

    โซลูชันนี้อาจละเมิดข้อกําหนดเฉพาะของโปรโตคอลบางอย่าง  ในกรณีเช่นนี้ คุณสามารถใช้ตัวเลือกการล็อก Manual CDR ได้

    2. สําหรับโหมดแมนนวล CDR Lock, ไม่มีสัญญาณrx_freqlocked เมื่อตรวจพบลิงก์ที่ตายแล้ว ให้ทําตามขั้นตอนต่อไปนี้:

    • สลับไปยังโหมด lock-to-reference (LTR)
    • อธิบายrx_digitalreset
    • รอให้rx_pll_lockedไปสูง
    • เมื่อคุณตรวจพบข้อมูลขาเข้าบนพินรับ (ตามที่อธิบายไว้ก่อนหน้านี้) ให้เปลี่ยนไปใช้โหมด lock-to-data (LTD)
    • รอสักครู่ tLTD_Manual ระยะเวลา (ดูเอกสารข้อมูลอุปกรณ์)
    • rx_digitalresetอย่างดี

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

    Stratix® IV GX FPGA
    Stratix® IV GT FPGA
    อุปกรณ์ HardCopy™ IV GX ASIC
    Arria® GX FPGA
    Stratix® II GX FPGA
    Arria® II GX FPGA
    Arria® II GZ FPGA
    Cyclone® IV GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้