ID บทความ: 000079528 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 01/07/2013

ความล้มเหลวในการกําหนดเวลาที่เป็นไปได้บนเส้นทางบางอย่างในการออกแบบการกําหนดเป้าหมายอุปกรณ์ Cyclone V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2, DDR3 และ LPDDR2

    อินเทอร์เฟซหน่วยความจําภายนอกที่กําหนดเป้าหมายอุปกรณ์ Cyclone V อาจ แสดงความล้มเหลวของเวลาในเส้นทางจากโหนดต่อไปนี้ไปยัง คอร์FPGA:

    *if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*

    ความละเอียด

    วิธีแก้ไขปัญหาสําหรับปัญหานี้มีดังนี้:

    • จํากัดการจัดวางโหนดคอร์ให้ตรงตามเวลา ข้อกําหนด
    • คอมไพล์ IP โดยใช้หลายเมล็ดและการสังเคราะห์เพิ่มเติม และเปิดใช้งานการเพิ่มประสิทธิภาพที่เหมาะสมแล้ว

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้