คุณอาจมีปัญหานี้เนื่องจากปัญหาที่ทราบแล้วกับไฟล์เวลา Standard Delay Format Output File (.sdo) สําหรับตัวรับสัญญาณ Stratix® II LVDS การละเมิดเวลาจะปรากฏระหว่างอินพุตข้อมูลและสัญญาณนาฬิกาสําหรับอินสแตนซ์dataout_regของโมดูล bit_slip
ตัววิเคราะห์เวลา Quartus® II ไม่รายงานการละเมิดเวลาในการระงับเหล่านี้ ตัววิเคราะห์เวลาจะตรวจสอบระยะขอบของตัวรับสัญญาณ (RSKM) ในบล็อก LVDS และรายงานการละเมิดใดๆ ตราบเท่าที่ตอบสนองความต้องการของ RSKM ฮาร์ดแวร์ก็รับประกันการทํางานได้ วงจรbit_slipตั้งค่าบิตเอาต์พุตสุดท้ายอย่างถูกต้อง
ดังนั้น การละเมิดเหล่านี้จากการจําลองตัวรับสัญญาณ LVDS จึงสามารถละเลยได้อย่างปลอดภัย
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 5.0 SP1 ตั้งแต่เวอร์ชันซอฟต์แวร์นี้ ไฟล์ SDO ไม่ได้รวมการตรวจสอบเวลาหยุดสําหรับฮาร์ดแวร์ที่รับประกันการทํางานตราบเท่าที่เป็นไปตาม RSKM