PLL Intel FPGA IP ทํางานอย่างไรเมื่อพอร์ต Areset...

คำอธิบาย

บนขอบที่เพิ่มขึ้น (ยืนยัน) ของพินการตกค ร่อมเฟสแบบ Locked Loop (PLL) จะมีการล้างตัวนับ PLL ทั้งหมดและ VCO ถูกตั้งค่าเป็นความถี่ศูนย์ที่กําหนดไว้ เพื่อให้แน่ใจว่า PLL ทํางานอย่างถูกต้องมีเครื่องสถานะที่ทํางานจากสัญญาณนาฬิกาอินพุตไปยัง PLL (refclk) เพื่อควบคุมการกําหนดเวลาของการรีเซ็ตภายใน

เครื่องสถานะจะเริ่มกระบวนการนํา PLL ออกจากการรีเซ็ตจากขอบที่ลดลงของ ชุดข้อมูล กระบวนการนี้ต้องใช้รอบ Refclk 1,024 รอบจึงจะเสร็จสมบูรณ์ ขอบของ areset ที่เพิ่มขึ้นใดๆ จะถูกละเลยในระหว่างรอบ refclk 1,024 เหล่านี้และ PLL จะไม่ถูกรีเซ็ต

ความละเอียด

อย่ากําหนดการใหม่ภายในรอบ refclk 1,024 รอบของการยกเลิกการทํา

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

PLL Intel FPGA IP ทํางานอย่างไรเมื่อพอร์ต Areset ถูกสลับและมีข้อกําหนดสําหรับเมื่อใดที่สามารถเปิดปิดได้ถัดไป

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์