ID บทความ: 000079448 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

เป็นไปได้หรือไม่ที่นาฬิกาเอาต์พุตภายนอกของฉันถูกปิดขณะที่นาฬิกาเอาต์พุตถูกปิดใช้งานโดยใช้พอร์ตเปิดใช้งานสัญญาณนาฬิกา (e#_ena)

สิ่งแวดล้อม

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย
    
    
    

     

    สามารถดูชีพจรบนสัญญาณนาฬิกาขาออกของ PLL ได้ แม้ว่าสัญญาณเปิดใช้งานสัญญาณนาฬิกาจะปิดใช้งานเอาต์พุตสัญญาณนาฬิกาแล้วก็ตาม วงจรสําหรับเปิดใช้งานนาฬิกามีดังนี้:

    รูปภาพที่ 1  เปิดใช้งานวงจรสําหรับนาฬิกา

    Figure 1. Circuit for Clock Enable

    หาก PLL ถูกรีเซ็ตก่อนที่นาฬิกาจะถูกปิดใช้งาน มีโอกาสที่สัญญาณนาฬิกาขาออกจะทํางานได้  เมื่อ PLL ถูกรีเซ็ต นาฬิกาเอาต์พุตจากตัวนับจะถูกปิดใช้งาน  จากวงจรด้านบน Clkena จะถูกลงทะเบียนบนขอบลบของนาฬิกาที่ออกมาจากเคาน์เตอร์  หากมีการวาง PLL เพื่อรีเซ็ตการลงทะเบียน Clkena จะเก็บค่าไว้ที่ระดับสูง  จากนั้น clkena จะถูกนําต่ํา แต่การลงทะเบียนจะยังคงมีมูลค่าสูง  เมื่อ PLL ถูกดึงออกมาจากรีเซ็ต ตัวนับจะเริ่มนับอีกครั้ง  เนื่องจาก Clkena ไม่ได้ลงทะเบียนจนกว่าจะถึงขอบด้านลบ จะเห็นสัญญาณชีพจรบนเอาต์พุตสัญญาณนาฬิกา  รูปคลื่นด้านล่างแสดงลักษณะการทํางานนี้

    รูปภาพที่ 2 การตั้งค่าการทดสอบแบบ Hot-Socketing Altera

    Figure 2. Altera Hot-Socketing Test Setup

    เพื่อป้องกันไม่ให้ความผิดพลาดนี้เกิดขึ้น ควรนําสัญญาณ Clkena มาต่ําเสมอก่อนที่ PLL จะถูกรีเซ็ต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Stratix®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้