หากสัญญาณนาฬิกาไม่ตรงตามข้อมูลจําเพาะความกว้างของพัลส์ขั้นต่ํา (เวลานาฬิกาสูงและเวลาต่ําของสัญญาณนาฬิกา) ตลอดเวลาขณะทําการเขียน (wren=1) ข้อมูลใหม่อาจไม่สามารถเขียนอย่างถูกต้องในบล็อกหน่วยความจําในอุปกรณ์ IV Stratix® สัญญาณนาฬิกาที่ละเมิดข้อมูลจําเพาะนี้อาจทําให้เกิดลักษณะการทํางานของหน่วยความจําที่ไม่คาดคิดในโหมดต่อไปนี้:
-
M144K
-
True-Dual-Port อ่านก่อนเขียน
-
พอร์ตคู่ที่เรียบง่าย อ่านก่อนเขียน
-
M9K
-
True-Dual-Port อ่านก่อนเขียน
เลือกโหมดอ่านก่อนเขียนหากมีเงื่อนไขต่อไปนี้:
-
พารามิเตอร์การอ่าน-ระหว่างการเขียนพอร์ตเดียวกันถูกตั้งค่าเป็น "NEW_DATA_WITH_NBE_READ" OR
-
พารามิเตอร์การอ่าน-ระหว่างการเขียนพอร์ตเดียวกันถูกตั้งค่าเป็น "OLD_DATA" OR
-
พารามิเตอร์การอ่าน-ระหว่างการเขียนพอร์ตผสมถูกตั้งค่าเป็น "OLD_DATA"
หากไม่สามารถรับประกันความสมบูรณ์ของสัญญาณนาฬิกาในแอปพลิเคชันของคุณ คุณอาจทําหนึ่งในตัวเลือกต่อไปนี้:
-
ปิดใช้งานการเขียน (wren=0) เมื่อนาฬิกาไม่เสถียร (เช่น ในระหว่างการเปิดเครื่องหรือการกําหนดค่า แหล่งนาฬิกาภายนอก)
-
ใช้ PLL บนชิปเป็นแหล่งสัญญาณนาฬิกาอินพุตไปยังบล็อกหน่วยความจํา
-
ทําการรีเซ็ตทั่วโลกแบบชิปกว้างโดยระบุDEV_CLRnมากกว่า 500μs เมื่อนาฬิกา เสถียร
-
ใช้โหมด Fast Write โหมดนี้จะถูกเลือกเมื่อตั้งค่าพารามิเตอร์การอ่าน-ระหว่างการเขียนพอร์ตเดียวกัน เป็น "NEW_DATA_NO_NBE_READ" และ ตั้งค่าพารามิเตอร์การอ่าน-ระหว่างการเขียนพอร์ตผสมเป็น "DONT_CARE"