ID บทความ: 000079283 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 01/01/2015

ฉันจะทําให้สัญญาณ HPS SPI Master SS อยู่ในระดับต่ําตลอดระยะเวลาการทําธุรกรรมได้อย่างไร

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

SPI Slave บางรุ่นอาจต้องใช้ SPI Master เพื่อรักษาระดับ SS ให้ต่ําในช่วงระยะเวลาการทําธุรกรรม SPI ทั้งหมด HPS SPI Master สามารถปรับแต่งให้ทํางานในลักษณะดังกล่าวได้ด้วยการแก้ไขปัญหาด้านล่าง

ความละเอียด

ด้วยการอ้างอิงไปยังแผนที่ที่อยู่ HPS ใน http://www.altera.com/literature/hb/cyclone-v/hps.html ตั้งค่า spim0->ctrlr0->scph [bit 6] เป็น 1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® V SX SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® V ST SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้