ทําไมฉันจึงได้รับคําเตือนต่อไปนี้เมื่อใช้ RLDRAM II Megacore
คําเตือน: อะตอม "top_controller_wrapper:top_controller|top_controller_auk_rldramii_datapath:rldramii_io|top_controller_auk_rldramii_dqs_group:auk_rldramii_dqs_group_0|dqs_io~regout" มีพอร์ต REGOUT ที่ควรเชื่อมต่อในโหมดอินพุตและสองทิศทางของ DDIO
คําเตือน: Atom "top_controller_wrapper:top_controller|top_controller_auk_rldramii_datapath:rldramii_io|top_controller_auk_rldramii_qvld_group:auk_rldramii_qvld_group_0|qvld_capture~regout" มีพอร์ต REGOUT ที่ควรเชื่อมต่อในโหมดอินพุต DDIO และแบบสองทิศทาง
คําเตือน: พิน DQ I/O ที่ป้อนโดยพิน DQS I/O "top_rldramii_qk[0]" มี Output Enable ที่แตกต่างกัน -- พิน DQ I/O ทั้งหมดที่ป้อนด้วยพิน DQS I/O เดียวกันควรมี Output Enable SignalInfo: พิน I/O เดียวกัน
เมกะคอร์ RLDRAM II ใช้ Stratix® II IO WYSIWYGs เพื่อสร้างฟังก์ชัน DDIO Stratix II IO WYSIWYGs ถูกใช้ในการสร้างพิน DQ, องค์ประกอบหน่วง DQS และการจับภาพ QVLD คําเตือนเหล่านี้ควรแจ้งให้ผู้ใช้ทราบว่าพอร์ต IO WYSIWYGs บางพอร์ตไม่ได้เชื่อมต่ออยู่ นี่เป็นเพราะโหมดที่ IO WYSIWYG กําลังถูกใช้งานโดยการออกแบบและสามารถละเลยได้อย่างปลอดภัย
ข้อความข้อมูลในคําเตือนที่สามข้างต้นยังตามการออกแบบ QVLD ถูกบันทึกโดยใช้สัญญาณ DQS ที่ล่าช้าเช่นเดียวกับที่ใช้ในการจับภาพ DQs ดังนั้นซอฟต์แวร์ Quartus® II จึงพิจารณาว่า QVLD เป็นพินประเภทเดียวกับพิน DQ QVLD เป็นอินพุตไปยังอุปกรณ์ ดังนั้นเอาต์พุตจึงถูกผูกไว้ต่ําถาวร อย่างไรก็ตาม DQ OE จะสลับตลอดเวลา Quartus II ระบุว่า QVLD OE ควรมีการสลับเนื่องจากคิดว่า QVLD เป็นพินข้อมูล ซึ่งอาจถูกละเลยได้อย่างปลอดภัย