ปัญหาสำคัญ
การจําลองล้มเหลวเมื่อคุณใช้ตัวสร้าง SOPC ในการสร้าง โมเดลการจําลอง Verilog HDL หรือ VHDL สําหรับการออกแบบที่กําหนดเป้าหมายStratix อุปกรณ์ V
ปัญหานี้มีผลต่อการกําหนดเป้าหมายการออกแบบอีเธอร์เน็ตความเร็วสามเท่าทั้งหมด อุปกรณ์ Stratix V
ไม่มีวิธีแก้ไขปัญหา
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่นในอนาคตของความเร็วสามเท่า ฟังก์ชัน Ethernet MegaCore