หากคุณมี PLL สองตัวที่ชื่อ PLL1 และ PLL2 และแหล่งนาฬิกาที่ทํางานได้ฟรีจากพินชื่อ sysclk
หาก PLL1 ใช้ sysclk เพื่ออนุมานreconfig_clk 50MHz และ asserts สัญญาณpll1_lockedหลังจากreconfig_clkอยู่ในระดับคงที่
หาก PLL2 ใช้ sysclk เพื่อสร้าง 125MHz fixedclk และ asserts สัญญาณpll2_lockedหลังจาก fixedclk ถูกต้อง
สําหรับคอร์ PCIe จะต้องรีเซ็ตบล็อกการกําหนดค่าใหม่จนกว่านาฬิกาทั้งสองเครื่องจะมีเสถียรภาพ ดังนั้น จะต้องตั้งค่าoffset_cancellation_resetอินพุตจนกว่าจะมีการกําหนดทั้งpll1_lockedและpll2_locked ดังนั้นoffset_cancellationจึงเป็นการกลับตัวของpll1_lockedและpll2_locked
ใน Verilog ตรรกะจะมีลักษณะคล้ายกับต่อไปนี้:
มอบหมายoffset_cancellation_reset = ! (pll1_locked & pll2_locked);
เมื่อบล็อกการกําหนดค่าใหม่ไม่อยู่ในการรีเซ็ต บล็อกการกําหนดค่าใหม่จะเริ่มoffset_cancellationกระบวนการตั้งค่าด้าน RX ของตัวรับส่งสัญญาณและยืนยันแฟลก "BUSY" เมื่อขั้นตอนนี้เสร็จสมบูรณ์ คอนโทรลเลอร์บล็อกการกําหนดค่าใหม่จะลบแฟลก BUSY