ID บทความ: 000078896 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 17/07/2014

ข้อผิดพลาด: {variation_name}_p0_pin_map.tcl: ไม่พบนาฬิกาอ้างอิง PLL ล้มเหลว

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นข้อผิดพลาดข้างต้นเมื่อป้อนอินพุตสัญญาณนาฬิกาอ้างอิง PLL ไปยังตัวควบคุมหน่วยความจําที่ใช้ UniPHY จาก PLL อื่น แม้ว่าจะไม่แนะนําให้ใช้ cascade PLLs แต่ก็ได้รับอนุญาตและการออกแบบควรคอมไพล์ด้วยคําเตือน แต่ไม่มีข้อผิดพลาด

    สาเหตุของข้อผิดพลาดข้างต้นคือ จํานวนระดับลําดับชั้นสําหรับนาฬิกาอ้างอิงเกินค่าในขั้นตอน _p0_get_input_clk_id ในไฟล์ _p0_pin_map.tcl

    ความละเอียด

    ทําตามขั้นตอนต่อไปนี้เพื่อแก้ไขข้อผิดพลาด:

    • เปิดไฟล์ _p0_pin_map.tcl
    • ค้นหาสตริง results_array 9
    • เปลี่ยนค่าจาก 9 เป็นค่าที่มากกว่า เช่น 20
    • บันทึกไฟล์ _p0_pin_map.tcl
    • คอมไพล์การออกแบบใหม่และคุณไม่เห็นข้อผิดพลาดข้างต้น

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V GS FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้