ID บทความ: 000078874 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมลิงก์ PCIe ไม่ต่อรองกับความเร็วของ Gen2 เมื่อทั้งคอร์ RP และ EP PCIe รองรับเจนเนอเรชั่น 2

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หากทั้งอุปกรณ์ RP และ EP PCIe® รองรับ Gen2 และลิงก์จะมีความเร็วระดับ Gen1 เท่านั้น
และนี่อาจเป็นปัญหาการตั้งค่า

ต่อข้อมูลจําเพาะพื้นฐาน PCIe เมื่อลิงก์เข้าสู่ L0 ใน Gen1 สําเร็จ ซอฟต์แวร์ต้องตั้งค่าบิต 5 ของการลงทะเบียน Link Control ในพอร์ตรากเพื่อกระตุ้นการเชื่อมต่อใหม่สําหรับการต่อรอง Gen2

สําหรับAltera®คอร์ PCIe การลงทะเบียน Link Control จะอยู่ที่0x90ในพื้นที่กําหนดค่า PCI

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Stratix® IV GX FPGA
Stratix® IV GT FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้