มีอินพุตสัญญาณนาฬิกาอ้างอิงสองตัว (refclk และ adjpllin) เมื่อกําหนดค่า Intel® FPGA IP PLL ด้วยการเปิดใช้งานตัวเลือก Cascade Downstream PLL
คุณจําเป็นต้องเชื่อมต่อสัญญาณ "Cascade out" แบบอัพสตรีมเข้ากับพอร์ตอินพุต adjpllin และคุณสามารถยกเลิกการเชื่อมต่ออินพุต refclk ได้