ปัญหาสำคัญ
คำอธิบาย
ปัญหานี้มีผลต่อผลิตภัณฑ์ DDR2 และ DDR3
การวิเคราะห์บอร์ดที่เบ็ดเด็ดของความสัมพันธ์ด้านเวลา DQS กับ CK คือ ดําเนินการเป็นส่วนหนึ่งของคําสั่ง Report DDR การคํานวณ สําหรับการตั้งค่าและรักษาส่วนต่างของความสัมพันธ์ DQS กับ CK ไม่ถูกต้อง
ความละเอียด
วิธีแก้ไขปัญหาสําหรับปัญหานี้คือการสร้างภายนอกของคุณ
อินเทอร์เฟซหน่วยความจํา แล้วทําการเปลี่ยนแปลงต่อไปนี้ในไฟล์ interface_name<>_if0_p0.sdc
ในโฟลเดอร์ UniPHY IP submodules:
- ค้นหาข้อจํากัดด้านเวลา DQS เทียบกับ CK ใน
ไฟล์ .sdc นี่เป็น
set_output_delayข้อจํากัด ในส่วนDQS vs CK PATHของไฟล์ ปรับเปลี่ยนคําใน-maxข้อจํากัด และ-minจากการเพิ่มไปยังการลบ- Swap
(minCK_DQS_skew)สําหรับ(maxCK_DQS_skew)เข้า ข้อจํากัด
ข้อจํากัดที่ถูกต้องมีดังนี้:
set_output_delay -add_delay -clock [get_clocks ]�
-max [{interface_name}_round_3dp [expr (CK) - (DQSS)� *(CK)
- (minCK_DQS_skew) ]] �
set_output_delay -add_delay -clock [get_clocks ]�
-min [{interface_name}_round_3dp [expr (DQSS)*(CK)� -(maxCK_DQS_skew)
]] �
หลังจากที่คุณใช้การแก้ไขปัญหานี้แล้ว TimeQuest จะวิเคราะห์
ความสัมพันธ์ DQS ไปยัง CK อย่างถูกต้อง คุณอาจไม่เห็นการเปลี่ยนแปลง
ในการตั้งค่าที่รายงานและถือหลักประกัน ถ้าคุณminCK_DQS_skewเป็น
ลบของmaxCK_DQS_skew
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต