คำอธิบาย
คุณอาจเห็นคําเตือนนี้เมื่อใช้เครื่องมือจําลอง Cadence กับไฟล์ VHDL ที่สร้างขึ้นโดย SOPC Builder หรือ Qsys คําเตือนนี้ไม่มีผลกระทบต่อผลการจําลองและสามารถละเลยได้อย่างปลอดภัย
ความละเอียด
ข้อความเตือนนี้อาจถูกระงับด้วยคําสั่ง Tcl ต่อไปนี้ในเครื่องมือการจําลอง Cadence:
ncsim> set pack_assert_off {std_logic_arith}