ID บทความ: 000078697 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/06/2014

ทําไมจึงมีข้อผิดพลาดบิตเมื่อฉันทําการจําลอง RTL ของลูปเปอร์อนุกรมภายนอกบนอุปกรณ์ตัวรับส่งสัญญาณ Stratix V และ Arria V

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจเห็นข้อผิดพลาดบิตเมื่อทําการจําลอง RTL ของช่องโหว่อนุกรมภายนอกของอุปกรณ์รับส่งสัญญาณ Stratix® V และ Arria® V เนื่องจากปัญหาความละเอียดและการปัดเศษของโมเดล®กราฟิก Mentor

ความละเอียด

ในการหลีกเลี่ยงปัญหานี้คุณควรตั้งค่าความแม่นยําของการจําลองเป็น fs

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

Stratix® V GX FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้