ปัญหา136531: เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Stratix IV, เวอร์ชั่น 3.4
หน้า 5-14 หมายเหตุถึงรูปภาพที่ 5-11 หมายเหตุ 2 ระบุไว้ในปัจจุบัน สําหรับสัญญาณ Static Clock Select ซึ่งเมื่ออุปกรณ์ทํางานในโหมดผู้ใช้ คุณจะสามารถตั้งค่าสัญญาณนาฬิกาที่เลือกผ่านไฟล์กําหนดค่า (ไฟล์วัตถุ SRAM [.sof] หรือไฟล์วัตถุโปรแกรมเมอร์ [.pof] และไม่สามารถควบคุมไดนามิกได้
หมายเหตุ 2 ควรระบุ "คุณสามารถตั้งค่าสัญญาณนาฬิกาที่เลือกได้แบบคงที่ผ่านไฟล์กําหนดค่า (.sof หรือ .pof)"
ปัญหา140213: คุณสมบัติ DC และสวิตช์ในอุปกรณ์ Stratix IV, เวอร์ชั่น 5.3
ตารางที่ 1-42 Stratix ระบุว่าได้รับการสนับสนุนอัตราข้อมูล 1600Mbps สําหรับ SERDES ซิงโครนัสต้นทางที่มีมาตรฐาน True Differential I/O อัตราข้อมูลสูงสุดที่เป็นไปได้ใน Stratix IV Device Source ซิงโครนัส SERDES ขึ้นอยู่กับการออกแบบ SERDES ซิงโครนัสต้นทางถูกนําไปใช้โดยใช้ALTLVDS_RXและALTLVDS_TXเมกะฟังก์ชัน คุณสามารถเลือกดีซีเรียลไลเซชัน / อนุกรมแฟคเตอร์สําหรับอินเทอร์เฟซของคุณโดยใช้เมกะฟังก์ชันเหล่านี้ ข้อมูลจําเพาะ Fmax สําหรับ SERDES อิงตามนาฬิกาที่รวดเร็วที่ใช้สําหรับข้อมูลซีเรียล อินเทอร์เฟซ Fmax ยังขึ้นอยู่กับโดเมนนาฬิกาขนานซึ่งขึ้นอยู่กับการออกแบบและต้องมีการวิเคราะห์เวลา
ปัญหา156376: เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Stratix IV, เวอร์ชั่น 3.4
มีสัญลักษณ์แสดงหัวข้อย่อยสองปุ่มสําหรับข้อกําหนดเมื่อใช้การสลับนาฬิกาอัตโนมัติ สัญลักษณ์แรกไม่ถูกต้อง โดยระบุว่า:
"อินพุตสัญญาณนาฬิกาทั้งสองต้องทํางานอยู่"
วัตถุประสงค์ของการสลับนาฬิกาอัตโนมัติคือการสลับระหว่างนาฬิกาหากนาฬิกาหยุดทํางาน ข้อกําหนดที่แท้จริงคือต้องรันนาฬิกาทั้งสองเมื่อFPGAถูกปรับตั้งค่า สัญลักษณ์แสดงหัวข้อย่อยควรระบุว่า:
"อินพุตสัญญาณนาฬิกาทั้งสองต้องทํางานเมื่อกําหนดค่าFPGA"
ฉบับที่ 91332: ฉบับที่ 2 บทที่ 1 สถาปัตยกรรมตัวรับส่งสัญญาณในอุปกรณ์ Stratix IV, เวอร์ชั่น 4.5
หน้า 1-152 ระบุว่าไม่ถูกต้อง:
ตารางที่ 1-57 แสดงรายการเวลาการกําหนดค่าทั่วไปสําหรับอุปกรณ์ Stratix IV GX เมื่อกําหนดค่าโดยใช้รูปแบบการกําหนดค่า Fast Passive Parallel (FPP) ที่ 125 MHz
แต่ความถี่การกําหนดค่าสูงสุดใน FPP ขึ้นอยู่กับตัวแปรอุปกรณ์ตามที่แสดงใน Volume1, บทที่ 10, ตาราง 10-4
ควรพูดว่า:
ตารางที่ 1-57 แสดงรายการเวลาการกําหนดค่าทั่วไปสําหรับอุปกรณ์ Stratix IV GX เมื่อกําหนดค่าโดยใช้รูปแบบการกําหนดค่า Fast Passive Parallel (FPP) ที่ความถี่สูงสุด
ปัญหา357589 คุณลักษณะ DC และสวิตช์ในอุปกรณ์ Stratix IV เวอร์ชัน 4.6
ตารางที่ 1-23 แสดงว่าความกว้างของเลน PCI Express® Gen2 ทั้งหมดรองรับทั้งในอุปกรณ์เชิงพาณิชย์และอุตสาหกรรม -3
ดังที่แสดงไว้อย่างถูกต้องในตารางที่ 1-9 ของ คู่มือผู้ใช้ PCI Express:
อินเทอร์เฟซ IV PCI Express Gen2x8 Stratix®ต้องใช้อุปกรณ์ที่มีความเร็ว -2 หรือ -3I (-3C ไม่รองรับ Gen2x8)
ปัญหา10006592: ฉบับที่ 2, บทที่ 1, สถาปัตยกรรมตัวรับส่งสัญญาณในอุปกรณ์ Stratix IV, เวอร์ชั่น 4.1
ส่วน "โหมดการทํางานของ AEQ" ของบทสถาปัตยกรรมตัวรับส่งสัญญาณ Straitx IV อธิบายว่ามีโหมดการทํางานสําหรับ AEQ สามโหมดซึ่งซอฟต์แวร์ Quartus® II รองรับโหมด "ครั้งเดียว" เท่านั้น
โปรดดู บทที่ 1-2 ของภาคผนวกในบทคู่มืออุปกรณ์ Stratix IV สําหรับการอัปเดตเกี่ยวกับคุณสมบัติ "Adaptive Equalization (AEQ)" ในตัวรับส่งสัญญาณ SIV
ปัญหา10006412: ฉบับที่ 1, บทที่ 10, การกําหนดค่า, การรักษาความปลอดภัยการออกแบบ, การอัปเกรดระบบระยะไกลในอุปกรณ์ Stratix IV, เวอร์ชั่น 3.1
เวลา tCF2ST1 (nCONFIG สูงถึง nSTATUS สูง) ไม่แตกต่างกันไปตาม tCFG (nCONFIG ความกว้างของพัลส์) หลังจาก nCONFIG ออกให้สูง nSTATUS จะถูกเผยแพร่สูงภายในข้อมูลจําเพาะสูงสุด tCF2ST1 โดยที่คุณไม่ได้เก็บ nSTATUS ไว้ภายนอกต่ํา
หมายเหตุที่เกี่ยวข้องกับตารางที่เกี่ยวข้องจะถูกเปลี่ยนเป็น "ค่านี้ใช้ได้ หากคุณไม่หน่วงเวลาการกําหนดค่าโดยถือ nSTATUS ต่ําจากภายนอก"
ปัญหา10006465: ลักษณะฉบับที่ 4, บทที่ 1, DC และสวิตช์, เวอร์ชั่น 4.3
ในหมายเหตุไปยังตารางที่ 1-5 ระบุว่า "Alteraแนะนําแรงดันไฟฟ้าแบตเตอรี่ที่กําหนด 3.0V เมื่อเชื่อมต่อ VCCBAT กับแบตเตอรี่สําหรับการสํารองข้อมูลที่สําคัญแบบลบเลวี หากคุณไม่ได้ใช้คีย์ความปลอดภัยแบบไม่ถาวร คุณสามารถเชื่อมต่อ VCCBAT กับ GND หรือพาวเวอร์ซัพพลาย 3.0V ได้"
หมายเหตุนี้จะได้รับการอัปเดตให้ระบุ "Alteraแนะนําให้ใช้แรงดันไฟฟ้าแบตเตอรี่ที่กําหนด 3.0V เมื่อเชื่อมต่อ VCCBAT กับแบตเตอรี่เพื่อสํารองข้อมูลที่สําคัญแบบลบเลวี หากคุณไม่ได้ใช้คีย์ความปลอดภัยแบบลบเลือน คุณสามารถเชื่อมต่อ VCCBAT กับ GND หรือพาวเวอร์ซัพพลาย 1.2V-3.3V"
ปัญหาที่แก้ไข:
ปัญหา360127 คุณสมบัติ DC และสวิตช์ในอุปกรณ์ Stratix IV เวอร์ชัน 5.0
ตารางที่ 1-22 ไม่มี ช่วงอินพุตแรงดันไฟฟ้าของตัวรับสัญญาณ LVDS
เมื่อ Dmax > 700 Mbps ความต้องการแรงดันไฟฟ้าขาเข้า LVDS คือ 1.0 V <=VIN <=1.6 V
เมื่อ Dmax <= 700 Mbps ความต้องการแรงดันไฟฟ้าขาเข้า LVDS จะเป็นศูนย์ V <=VIN <=1.85 V
ปัญหา 35430: คุณสมบัติ DC และสวิตช์ในอุปกรณ์ Stratix IV, เวอร์ชั่น 5.3
ตาราง 1-42 ในคุณสมบัติ DC และสวิตช์สําหรับอุปกรณ์ Stratix IV ระบุว่ารองรับอุปกรณ์เกรดความเร็ว -2/-2X รองรับfHSCLK_in (ความถี่สัญญาณนาฬิกาอินพุต) ตามมาตรฐาน True Differential I/O ซึ่งไม่มีผลบังคับใช้กับอุปกรณ์ความหนาแน่น 680, 530, 360 และ 290 ข้อมูลจําเพาะสําหรับชิ้นส่วนดังกล่าวได้รับการจัดอันดับโดย 5% ความถี่ที่ถูกต้องควรเป็น 762MHz สําหรับอุปกรณ์เหล่านี้
ปัญหา 35430: คุณสมบัติ DC และสวิตช์ในอุปกรณ์ Stratix IV, เวอร์ชั่น 5.2
ตารางที่ 1-22 ระบุว่า VCCIO ถูกใช้สําหรับมาตรฐานที่แตกต่างสําหรับการทํางาน I/O การดําเนินการนี้ไม่ถูกต้อง VCCIO ถูกใช้สําหรับการทํางานเอาต์พุตที่แตกต่าง รายละเอียดต่อไปนี้อธิบายถึงพินพลังงานที่ใช้สําหรับการทํางานอินพุตที่แตกต่างกัน:
- ธนาคารแบบคอลัมน์และแถว I/O รองรับมาตรฐาน LVPECL I/O สําหรับการทํางานอินพุตบนพินอินพุตนาฬิกาเฉพาะเท่านั้น
- อินพุตสัญญาณนาฬิกาที่แตกต่างกันในคอลัมน์ I/O ขับเคลื่อนด้วยVCC_CLKIN ซึ่งต้องใช้อินพุตที่แตกต่างกัน 2.5 V ที่ไม่ได้อยู่บนพินนาฬิกาในคอลัมน์ I/O ขับเคลื่อนด้วย VCCPD ซึ่งต้องใช้ 2.5 V อินพุตที่แตกต่างกันทั้งหมดในธนาคารแถว I/O ขับเคลื่อนโดย VCCPD ซึ่งต้องใช้ 2.5V
10006109ปัญหา: Volume-2, บทที่ 1, เวอร์ชั่น 4.1
หน้า 1-149 ระบุว่า "หากคุณใช้บล็อก IP แบบแข็ง Stratix IV GX และ GT PCI Express ยืนยันพอร์ต testin[5] ของไฟล์ห่อหุ้มที่สร้างขึ้นโดย PCI Express Compiler ในการออกแบบของคุณ โดยระบุว่าพอร์ตนี้จะบังคับให้ LTSSM อยู่ในบล็อก IP แบบแข็งเพื่อเปลี่ยนไปใช้สถานะเหล่านี้ พอร์ต testin[5] ต้องยืนยันอย่างน้อย 16 ns และน้อยกว่า 24 มิลลิวินาที"
ซึ่งไม่ถูกต้องที่จะรับรองการทดสอบ[5] พอร์ต ควรระบุพอร์ต test_in[6] แทนพอร์ต testin[5]
ปัญหา10005907: ฉบับที่ 2 บทที่ 1 เวอร์ชั่น 4.1
หน้า 1-188 ระบุว่าไม่รองรับคุณสมบัติ PCI Express (PIPE) Reverse Parallel Looppage ในอุปกรณ์ Stratix IV GT การดําเนินการนี้ไม่ถูกต้อง รองรับในอุปกรณ์ Stratix IV GT
ปัญหา10005786: คู่มือ Stratix IV, ฉบับที่-1,2,3 และ 4, เวอร์ชั่น 4.0
อัตราข้อมูลขั้นต่ําที่อุปกรณ์ Stratix® IV GT รองรับคือ 600Mbps แทนที่จะเป็น 2.488Gbps
ปัญหา10005787: ฉบับที่ 2 บทที่ 1 "สถาปัตยกรรมตัวรับส่งสัญญาณ Stratix IV" เวอร์ชั่น 4.0
ตารางที่ 1-70 CMU PLL ของ Stratix IV GT รองรับอัตราข้อมูล 600Mbps ถึง 11.3Gbps
ปัญหา10005409 Volume-2, บทที่ 2, เวอร์ชั่น 4.0
ตาราง 2-4, หมายเหตุ (1) ในสถานะคู่มืออุปกรณ์"เมื่อกําหนดค่าเป็น HCSL ซอฟต์แวร์ Quartus® II จะเลือก การมีเพศสัมพันธ์ DC กับตัวเลือกการยกเลิกภายนอก สําหรับสัญญาณพิน refclk โดยอัตโนมัติ" คุณต้องทําตามขั้นตอนเพิ่มเติมในซอฟต์แวร์ Quartus® II เพื่อเปิดใช้งานการมีเพศสัมพันธ์ DC/การยกเลิกการทํางานภายนอกบนพิน REFCLK
1. เพิ่มการบ้านต่อไปนี้ไปยังไฟล์ .qsf ของคุณ
set_instance_assignment -name INPUT_TERMINATION OFF -to
2. คอมไพล์การออกแบบใหม่
ปัญหา10005661 Volume-2, บทที่ 5 เวอร์ชั่น 4.0 ตารางที่ 5-15 การแมปการลงทะเบียนอินเทอร์เฟซ EyeQ
คําประกาศ , " Bit [1] — อ่าน/เขียน: การเขียน 1 ไปยังบิตนี้จะเขียนเนื้อหาของการลงทะเบียนข้อมูลไปยังหนึ่งในการลงทะเบียน EyeQ โดยขึ้นอยู่กับที่อยู่ที่จัดเก็บไว้ในการลงทะเบียนที่อยู่ EyeQ การเขียน 0 อ่านเนื้อหาของการลงทะเบียน EyeQ ไม่ถูกต้อง"
ควรอ่าน , " Bit [1] — อ่าน/เขียน: การเขียน 0 บิตนี้เขียนเนื้อหาของการลงทะเบียนข้อมูลไปยังหนึ่งในการลงทะเบียน EyeQ โดยขึ้นอยู่กับที่อยู่ที่จัดเก็บไว้ในการลงทะเบียนที่อยู่ EyeQ การเขียน 1 อ่านเนื้อหาของการลงทะเบียน EyeQ"
ปัญหา366739 คุณลักษณะ DC และสวิตช์ในอุปกรณ์ Stratix IV เวอร์ชัน 4.6
หมายเหตุ (4) ภายใต้สถานะ Table 1-6 "VCCH_GXBL/R ต้องเชื่อมต่อกับซัพพลาย 1.4-V หากอัตราข้อมูลของแชนเนลส่งสัญญาณ> 6.25 Gbps" ขีดจํากัดอัตราข้อมูลของ ">6.25 Gbps" ไม่ถูกต้อง โดยควรระบุสถานะ ">6.5 Gbps"
ปัญหา: 10006605 คุณลักษณะ DC และสวิตช์ในอุปกรณ์ Stratix IV เวอร์ชัน 4.4
VCCPT ถูกลบจากตาราง 1-1 และ 1-5 โดยไม่ได้ตั้งใจ ข้อมูลจําเพาะที่แนะนําสําหรับ VCCPT คือ 1.5V
ปัญหา: 10006694: Hot Socketing และการรีเซ็ตการเปิดเครื่องในอุปกรณ์ Stratix IV เวอร์ชัน 3.1
มีตัวชี้ในบทนี้ที่ระบุว่า "Alteraแนะนําให้เพิ่มพลังงาน VCC ก่อน VCCAUX" แต่ควรอ่าน "Alteraต้องใช้การเปิด VCC ก่อน VCCAUX"
ปัญหา: 10006604 คุณลักษณะ DC และสวิตช์ในอุปกรณ์ Stratix IV เวอร์ชัน 4.4
VCCCB ถูกเพิ่มไปยังตาราง 1-1 และ 1-5 โดยไม่ได้ตั้งใจ
ปัญหา10005417 Volume-2, บทที่ 5 "EyeQ" เวอร์ชั่น 3.0
ข้อความระบุว่า "เมื่อคุณเปิดใช้งานฮาร์ดแวร์ EyeQ จะช่วยให้ CDR สามารถสุ่มตัวอย่างในตําแหน่งต่างๆ 64 ตําแหน่งภายในหน่วยสองชุด (UIs) ของข้อมูลที่เข้ามา คุณสามารถควบคุมจุดสุ่มตัวอย่างด้วยตนเองและตรวจสอบอัตราข้อผิดพลาดบิต (BER) ที่จุดสุ่ม 64 จุดเหล่านี้ไม่ถูกต้อง"
ควรอ่าน "เมื่อคุณเปิดใช้งานฮาร์ดแวร์ EyeQ จะช่วยให้ CDR สามารถสุ่มตัวอย่างใน 32 ตําแหน่งที่แตกต่างกันภายในหน่วยเดียว (UIs) ของข้อมูลที่เข้ามา คุณสามารถควบคุมจุดสุ่มตัวอย่างด้วยตนเองและตรวจสอบอัตราข้อผิดพลาดบิต (BER) ที่จุดสุ่มตัวอย่าง 32 จุดเหล่านี้แต่ละจุด"
ปัญหา10006578 ฉบับที่ 1, Ch 3: TriMatrix Memory Blocks ในอุปกรณ์ Stratix IV, เวอร์ชั่น 3.1
คู่มือ Stratix IV อธิบายถึงเซลล์หน่วยความจํา M9K และ M144K ตามที่เริ่มต้นเป็น 0\s ทั้งหมดเมื่อมีการเพิ่มพลังงาน เว้นแต่จะมีไฟล์ mif ระบุไว้
ปัญหา10003993 ฉบับที่ 4, บทที่ 1 "ลักษณะ DC และสวิตช์" เวอร์ชั่น 3.1
ตาราง 1-37 (ตาราง 1-36 ในเวอร์ชัน 4.0) ได้รับการแก้ไขเพื่อแสดงอัตราข้อมูลสําหรับ SERDES factor J=2 โดยใช้การลงทะเบียน DDIO
ปัญหา10003562 ฉบับที่ 1 บทที่ 12 "การทดสอบ JTAG Boundary-Scan ในอุปกรณ์ Stratix IV" เวอร์ชั่น 2.0
ตาราง 12-2 เวอร์ชั่น 3.0 ที่อัปเดตด้วยหมายเลขชิ้นส่วน 16 บิตที่ถูกต้องใน IDCODE 32 บิตสําหรับอุปกรณ์ EP4SGX230
ปัญหา10003555 ฉบับที่ 4, บทที่ 1 "ลักษณะ DC และสวิตช์" เวอร์ชั่น 2.1
ข้อมูลจําเพาะทางการเลือกสําหรับ LVPECL ในตาราง 1-18 (ตาราง 1-21 ในเวอร์ชัน 4.0) ใช้กับพินสัญญาณนาฬิกาอินพุตแถวและคอลัมน์
ปัญหา10003397 ฉบับที่ 4 บทที่ 1 "ลักษณะ DC และสวิตช์" เวอร์ชั่น 2.1
ข้อมูลจําเพาะ Iout ถูกเพิ่มไปยังตาราง 1-1
แก้ไขปัญหา10003232 ฉบับที่ 2 บทที่ 3 "การกําหนดค่าหลายโปรโตคอลและอัตราข้อมูลในบล็อก aTransceiver" เวอร์ชั่น 2.0
ตาราง 3-7 แสดงช่องสัญญาณตัวรับส่งสัญญาณที่มีอยู่เมื่อมีการเปิดใช้งานบล็อก PCI Express Hard IP ใต้คอลัมน์ Ch1 รายการแถวที่สองจะแสดงช่องสัญญาณที่พร้อมใช้งาน (ระบุโดย \'avail\') ข้อมูลนี้ไม่ถูกต้อง ดังนั้นสําหรับลิงก์ PCI x1 ที่มี 2 ช่องสัญญาณเสมือน Ch1 จึงไม่สามารถใช้สําหรับการกําหนดค่าใด ๆ
แก้ไขปัญหา 10003061 ฉบับที่ 2 บทที่ 1 "สถาปัตยกรรมตัวรับส่งสัญญาณ Stratix IV" เวอร์ชั่น 1.0
รายละเอียดเกี่ยวกับ Byte Ordering Block และตัวเลข 1-92 และ 1-93 ได้รับการอัปเดตในการปรับปรุงแก้ไข 2.0
ปัญหา10002468 ฉบับที่ 4 บทที่ 1 "ลักษณะการสลับและ DC" เวอร์ชั่น 1.0
แรงดันไฟฟ้าขั้นต่ําสําหรับVCCD_PLLได้รับการแก้ไขในเวอร์ชัน 2.0
แก้ไขปัญหา 10003439 ฉบับที่ 1 บทที่ 1 "ภาพรวมตระกูลอุปกรณ์ Stratix IV " เวอร์ชั่น 1.0
ตาราง 1-1 ได้รับการอัปเดตในการปรับปรุงแก้ไข 2.1 ด้วยจํานวนบล็อก PCI Express Hard IP ที่ถูกต้องสําหรับอุปกรณ์ EP4SGX530
ปัญหา10006590 ฉบับที่ 2, Ch 5: การกําหนดค่าใหม่แบบไดนามิก Stratix IV, เวอร์ชั่น 4.1
ส่วน "Adaptive Equalization (AEQ)" หน้า 5-74 ของบทการกําหนดค่าแบบไดนามิก Straitx IV อธิบายว่ามีโหมดการทํางานสําหรับ AEQ สามโหมดที่ซอฟต์แวร์ Quartus® II รองรับเฉพาะโหมด "ครั้งเดียว" เท่านั้น
โปรดดูตารางที่ 1-2 ของภาคผนวกในบทคู่มืออุปกรณ์ IV Stratixสําหรับการอัปเดตเกี่ยวกับคุณสมบัติ \'Adaptive Equalization (AEQ)" ในตัวรับส่งสัญญาณ SIV