ID บทความ: 000078532 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 31/08/2016

ฉันจะตั้งค่าเป้าหมายการชดเชย PLL สําหรับการทํางานแบบAltera_PLL ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณจะเห็นคําเตือนต่อไปนี้ในรายงาน Quartus® II fitter หาก PLL ไม่มีสัญญาณนาฬิกาที่ชดเชยที่ระบุ:

     

    คําเตือน (177007): PLL ที่อยู่ในสถานที่ไม่มีนาฬิกา PLL เพื่อชดเชยที่ระบุ - Fitter จะพยายามชดเชยนาฬิกา PLL ทั้งหมด

    ข้อมูล (177008): altera_pll:altera_pll_i|general[0].gpll~FRACTIONAL_PLL

    ความละเอียด

    วิธีระบุเป้าหมายนาฬิกาที่ชดเชย (ซึ่งสามารถทําได้โดยตรงใน ALTPLL Megafunction GUI) คือการทําการบ้าน "จับคู่นาฬิกาชดเชย PLL"  การใช้โหนดนาฬิกา PLL จะต้องมีความเฉพาะเจาะจงเพื่อให้บันทึกในผู้แก้ไขการมอบหมาย  กรองบน *outclk_wire* ในตัวกรองการคอมไพล์โพสต์ในตัวค้นหาโหนด

    ตัวอย่างเช่น:

    ตัวอย่าง:inst|example_0002:example_inst|altera_pll:altera_pll_i|outclk_wire[0]

    เมื่อ outclk_wire[0] สอดคล้องกับ C0 ในอินสแตนซ์ Altera_PLL

    บทความที่เกี่ยวข้อง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้