ID บทความ: 000078496 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/10/2013

คุณอาจเห็นข้อความแสดงข้อผิดพลาดระหว่างการคอมไพล์ด้วยซอฟต์แวร์ Quartus® II หากโหมด PLL ของคุณอยู่ในโหมดข้อเสนอแนะการชดเชยแบบปกติและ Source Synchronous ซึ่งต้องใช้พาธความคิดเห็น GCLK หรือ RCLK

สิ่งแวดล้อม

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นข้อความแสดงข้อผิดพลาดด้านล่างระหว่างการคอมไพล์ด้วยซอฟต์แวร์ Quartus® II หากโหมด PLL ของคุณอยู่ในโหมดคําติชมการชดเชยปกติและ Source Synchronous ซึ่งต้องใช้พาธความคิดเห็น GCLK หรือ RCLK เพื่อให้ได้ความสัมพันธ์ระหว่างเฟสที่จําเป็น หากคุณมีทรัพยากร GCLK หรือ RCLK ไม่เพียงพอ คุณอาจไม่สามารถใช้โหมดชดเชยสําหรับ PLL ทั้งหมดในการออกแบบของคุณ

     

    ข้อผิดพลาด (175001): ไม่สามารถใส่ PLL
    Info (175028): ชื่อ PLL เป็นเสี้ยว: ชื่ออินสแตนซ์ <PLL>|altera_pll: Error (12349): Fitter ไม่สามารถกําหนดเส้นทางข้อเสนอแนะ PLL ทั่วโลกสําหรับ PLL ที่เป็นเศษส่วนได้ โปรดตรวจสอบความช่วยเหลือโดยละเอียดสําหรับข้อความนี้สําหรับวิธีแก้ไขปัญหาที่เป็นไปได้

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ย้าย PLL ไปยังตําแหน่งอื่นที่มีทรัพยากร GCLK หรือ RCLK ที่เพียงพอ หรือเปลี่ยนโหมดชดเชย PLL ของคุณไปยังโหมดการชดเชยโดยตรง โปรดดูคู่มืออุปกรณ์ที่เหมาะสมสําหรับคําอธิบายโหมดชดเชย PLL

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้