ID บทความ: 000078266 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 22/04/2013

ทําไมฉันจึงเห็นการละเมิดเวลาที่สําคัญ "การละเมิดเวลาใน DATAC" ในการจําลองระดับอุปกรณ์Stratixของฉันสําหรับเส้นทางที่ไม่ได้ใช้งาน

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II โมเดลการจําลองระดับเกตสําหรับอุปกรณ์ Stratix® และ Stratix GX ไม่ถูกต้องอนุญาตให้เปลี่ยนสัญญาณเพื่อเผยแพร่ผ่านพอร์ต ASDATA ของเซลล์ภายในไปยังการลงทะเบียนปลายทางแม้ว่าสัญญาณ ASDATA จะถูกวัดด้วยสัญญาณ SLOAD ที่ไม่ได้ใช้งาน ซึ่งอาจส่งผลให้มีการละเมิดเวลาในการจําลองระดับเกตของคุณ

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้ใส่ตรรกะเพื่อซิงโครไนซ์สัญญาณและหลีกเลี่ยงการละเมิดเวลา

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 12.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    เอฟพีจีเอ Stratix®
    เอฟพีจีเอ Stratix® GX

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้