ทําไมสัญญาณ xgmii_rx_dc[71:0] และ xgmii_rx_clk จึงไม่ซิงโครไนซ์กับ rx_coreclkin ในระหว่างการจําลอง IP 10GBASE-R PHY ในอุปกรณ์ Stratix® V GX เมื่อใช้ซอฟต์แวร์ Quartus® II v12.0

เนื่องจากข้อบกพร่องในโมเดลการจําลอง 10GBASE-R PHY ของซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0 สัญญาณ xgmii_rx_dc[71:0] และ xgmii_rx_clk จะไม่ซิงโครไนซ์กับ rx_coreclkin

ในการแก้ไขปัญหานี้ ให้ใช้โมเดลการจําลอง 10GBASE-R PHY ที่ไม่ได้เข้ารหัสในวิธีการต่อไปนี้:

1. เปิด ไฟล์ altera_xcvr_10gbaser.sv System Verilog ในโฟลเดอร์ <instance_name>_sim\altera_xcvr_10gbaser พร้อมด้วยตัวแก้ไขข้อความ
2. เพิ่ม บรรทัดที่แสดงความเห็นในตัวอย่างต่อไปนี้:
   sv_xcvr_10gbaser_nr #(
   .num_channels (num_channels),
   .operation_mode (operation_mode),
   .sys_clk_in_mhz (mgmt_clk_in_mhz),
   .ref_clk_freq (ref_clk_freq),
   .rx_use_coreclk (rx_use_coreclk), //เพิ่มบรรทัดนี้
   .pll_type (pll_type),
   . RX_LATADJ (rx_latadj)
   . TX_LATADJ (tx_latadj))
3. เปิด ไฟล์ msim_setup.tcl ในโฟลเดอร์ <Instance_name>_sim\\mentor
4. แสดงความคิดเห็น ทุกบรรทัดด้วย "mentor" ในเส้นทาง

ในการใช้โมเดลการจําลอง System Verilog ที่อัปเดตในการจําลองภาษาผสม คุณจําเป็นต้องมีใบอนุญาต ModelSim ในภาษาผสม

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II v12.0