ID บทความ: 000078240 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/03/2021

ทําไม E-Tile ไม่สามารถทําการกําหนดค่าใหม่แบบไดนามิกจากอัตราข้อมูลต่ําไปยังอัตราข้อมูลที่สูงเมื่อการออกแบบเริ่มต้นที่อัตราข้อมูลต่ํา

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • ตัวรับส่งสัญญาณ PHY
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับ E-Tile Transceiver Native PHY IP การกําหนดค่าแบบไดนามิกจากอัตราข้อมูลที่ต่ําไปจนถึงอัตราข้อมูลสูงล้มเหลวเมื่อการออกแบบเริ่มต้นที่อัตราข้อมูลต่ํา

    ตัวอย่างเช่น ไม่อนุญาตให้ทําการกําหนดค่าใหม่แบบไดนามิกจาก 2.4576 Gbps PMA-direct (ความเร็วในการถ่ายโอน 20 บิต, 122.88 MHz) ไปจนถึงอัตราข้อมูลที่สูงขึ้นที่ 24.33024 Gbps พร้อม PCS และ FEC (ความเร็วในการถ่ายโอน 32 บิต, 760.32 MHz)

    ความละเอียด

    สําหรับซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4 และก่อนหน้า การออกแบบจําเป็นต้องเริ่มต้นที่อัตราที่สูงก่อน แล้วจึงกําหนดค่าใหม่เป็นอัตราใดก็ได้แบบไดนามิก

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Stratix® 10 DX
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้