ID บทความ: 000078192 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/08/2012

ทําไมฉันถึงได้รับการละเมิดเวลาขั้นต่ําในคอนโทรลเลอร์ DDR3 SDRAM ที่ใช้ UniPHY บนอุปกรณ์ Stratix® V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นการละเมิดระยะเวลาขั้นต่ําบนที่อยู่หรือพาธข้อมูลคําสั่งในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.1SP2 และก่อนหน้าหากการออกแบบอินเทอร์เฟซหน่วยความจํา DDR3 SDRAM ที่ใช้ UniPHY ในอุปกรณ์ Stratix® V รวมกับตรรกะผู้ใช้ที่มีการลงทะเบียนในอุปกรณ์ต่อพ่วงที่อัดแน่นอยู่

    ความละเอียด

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V GT FPGA
    Stratix® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้