ทําไมจึงพบเอาต์พุตตัวส่งสัญญาณ jittery ใน 10G Base R PHY IP สําหรับ Stratix IV GT

ด้านล่างเป็นตัวอย่างแผนผังตาเอาต์พุตตัวส่งสัญญาณที่บันทึกบนเอาต์พุตตัวส่งสัญญาณ IP R PHY พื้นฐาน 10G สําหรับ ACDS 11.0

อัตรา Slew ของตัวส่งสัญญาณถูกตั้งค่าอย่างไม่ถูกต้องใน ACDS 11.0 ขึ้นไป ตัวเลขด้านล่างแสดงแผนภาพดวงตาที่ได้รับการปรับปรุงหลังจากใช้วิธีการแก้ไขปัญหาที่แนะนําหรือแพทช์ซอฟต์แวร์ ปัญหานี้มุ่งเป้าไปที่การแก้ไขใน ACDS 11.1

นี่คือโซลูชันสําหรับ ACDS 11.0 และ 11.0sp1:

สําหรับ ACDS 11.0:

ด้านล่างนี้เป็นการแก้ไขปัญหาที่แนะนําสําหรับ ACDS 11.0 โปรดทําการสํารองข้อมูลก่อนทําการแก้ไขใดๆ ในไลบรารี Quartus® II

1. ไปที่ไดเรกทอรีราก Altera® 10G Base R PHY IP:
   • สําหรับตัวอย่าง Windows: C:\altera\11.0\ip\altera\altera_10gbaser_phy\siv
2. เปลี่ยนพารามิเตอร์ต่อไปนี้ใน siv_10gbaser_pcs_pma_map.v ในโฟลเดอร์ไลบรารี PHY IP:
   • สําหรับตัวอย่าง Windows ไลบรารี PHY IP:
     • • C:\altera\11.0\ip\altera\altera_10gbaser_phy\siv\siv_10gbaser_pcs_pma_map.v
   • ในแถวที่ 292 ให้เปลี่ยนtx_slew_rateจาก "ต่ํา" เป็น "ปิด"
3. สร้างเมกะวิซอร์ด™ PHY IP อีกครั้งและคอมไพล์การออกแบบ

สําหรับ ACDS 11.0SP1:

โปรดดาวน์โหลดซอฟต์แวร์ Quartus II เวอร์ชั่น 11.0SP1 patch 1.07 ที่เหมาะสมจากลิงก์ต่อไปนี้:

ซอฟต์แวร์ Quartus II เวอร์ชัน 11.0SP1 patch 1.07 สําหรับ Windows

ซอฟต์แวร์ Quartus II เวอร์ชัน 11.0SP1 patch 1.07 สําหรับ Linux

ซอฟต์แวร์ Quartus II เวอร์ชัน 11.0SP1 ReadMe สําหรับโปรแกรมแก้ไข 1.07

ข้อ ควร ระวัง:

คุณต้องติดตั้งซอฟต์แวร์ Quartus II 11.0SP1 ไว้ก่อนหน้านี้ก่อนที่จะติดตั้งโปรแกรมแก้ไขนี้ ไม่เช่นนั้น โปรแกรมปรับปรุงจะไม่ถูกติดตั้งอย่างถูกต้องและซอฟต์แวร์ Quartus II จะทํางานอย่างไม่ถูกต้อง

หลังจากที่คุณติดตั้งโปรแกรมแก้ไขหรือการแก้ไขปัญหาแล้ว โปรดสร้างเมก้าคอร์® 10G R PHY IP พื้นฐานของคุณใหม่ก่อนที่คุณจะคอมไพล์การออกแบบของคุณ

โปรดทราบว่าคุณภาพของสัญญาณที่แสดงในรูปภาพด้านบนอาจแตกต่างกันไปเนื่องจากการตั้งค่าอะนาล็อกหรือการออกแบบ PCB ของตัวรับส่งสัญญาณที่แตกต่างกัน