คำอธิบาย
เนื่องจากข้อจํากัดในการสังเคราะห์ Quartus® II คุณไม่สามารถสร้างอินสแตนซ์โมดูล Verilog HDL ในไฟล์การออกแบบ VHDL ได้โดยตรงโดยการอ้างอิงกับไลบรารี ตัวอย่างเช่น คุณไม่สามารถสร้างอินสแตนซ์ของโมดูล Verilog HDL โดยใช้โมดูลต่อไปนี้:
: entity .
ความละเอียด
หากต้องการแก้ไขปัญหาข้อจํากัดนี้ ให้สร้างการประกาศส่วนประกอบสําหรับโมดูล Verilog HDL ก่อนสร้างอินสแตนซ์ ส่วนประกอบสามารถประกาศได้ในแพ็คเกจหรือในส่วนของสถาปัตยกรรมของการออกแบบ
ข้อจํากัดนี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต