ปัญหานี้มีสองสาเหตุ:
หากคุณสร้างการเชื่อมต่อ STDIO กับระบบNios IIผ่านยูทิลิตี้ nios2-terminal แล้วรีเซ็ตFPGAหรือกําหนดค่าFPGAใหม่ข้อมูล garbled จะปรากฏขึ้น นี่เป็นเพราะยูทิลิตี้ nios2-terminal สูญเสียการเชื่อมต่อกับลอจิก JTAG ในFPGA (ซึ่งจะถูกลบเมื่อFPGAถูกรีเซ็ตหรือกําหนดค่าใหม่) หากต้องการแก้ไขปัญหานี้ ให้ยกเลิกเซสชัน nios2-terminal ก่อนรีเซ็ตหรือกําหนดค่าFPGAใหม่
II. เมื่อเชื่อมต่อกับการออกแบบตัวอย่างที่ปลอดภัยจากโรงงานNios II (เริ่มยูทิลิตี้ nios2-terminal) ข้อมูลอาจแสดงขึ้น นี่เป็นปัญหาที่ทราบแล้วและจะได้รับการแก้ไขใน Nios II 1.01 และมีความจําเพาะกับการออกแบบตัวอย่างซอฟต์แวร์นี้ หากต้องการแก้ไขปัญหาดังกล่าว ให้เชื่อมต่อผ่าน nios2-terminal โดยใช้ลําดับขั้นตอนต่อไปนี้:
- เปิดNios II SDK Shell จากโฟลเดอร์ Nios II ของเมนูเริ่มต้นของคุณ
- เปิดNios II SDK Shell ตัวที่สอง
- หากจําเป็น ให้รีเซ็ตบอร์ดการพัฒนาเพื่อโหลดการออกแบบที่ปลอดภัยจากโรงงานโดยกดปุ่ม "Force Safe"
- ในหน้าต่าง SDK Shell แรก ให้รีเซ็ตโปรเซสเซอร์ Nios II โดยพิมพ์: "nios2-download --reset-target"
- ในหน้าต่างเชลล์ SDK ที่สอง ให้พิมพ์ "nios2-terminal" เพื่อเริ่มแอปพลิเคชันเทอร์มินัลที่ใช้สําหรับการสื่อสาร STDIO กับ JTAG UART ในการออกแบบที่ปลอดภัยจากโรงงาน
- ในหน้าต่าง SDK Shell แรก ให้นํา CPU เพื่อเริ่มดําเนินการออกแบบโดยพิมพ์: "nios2-download --go"
เมื่อถึงจุดนี้ ควรเชื่อมต่อกับหน้าต่าง SDK Shell ที่มี nios2-terminal กับเป้าหมายโดยไม่มีข้อมูล garbled ใดๆ เพื่อให้สามารถสื่อสาร STDIO ได้