คำอธิบาย
ข้อความแสดงข้อผิดพลาดนี้เกิดขึ้นเมื่อใช้ :
- ตัวควบคุม QDRII และ QDRII SRAM Alteraพร้อม IP UniPHY
- การอนุมานส่วนประกอบ QDRII ด้วยความหน่วงแฝงในการอ่าน 2
เนื่องจากโครงสร้างภายในขององค์ประกอบ IO ของArria® II GX, Stratix® III และอุปกรณ์ IV Stratix ต้องเปลี่ยนการเชื่อมต่อสัญญาณ CQ และ CQn เมื่อรบกวนส่วนประกอบ QDRII SRAM โดยมีความหน่วงในการอ่าน 2
เชื่อมต่อนาฬิกาในการอ่าน :
- พิน CQ ของส่วนประกอบ QDRII SRAM -> FPGAพิน CQn (เครื่องหมาย Qbar ในตัววางแผนพิน)
- พิน CQn ของส่วนประกอบ QDRII SRAM -> FPGAพิน DQS (ทําเครื่องหมาย S ในตัววางแผนพิน)
สําหรับอุปกรณ์ QDR II หรือ QDR II SRAM ที่มีเวลาแฝงในการอ่าน 1.5 หรือ 2.5 รอบ ให้เชื่อมต่อ CQ กับพิน DQS (S ใน Quartus II Pin Planner) และ CQn ไปยังพิน CQn (Qbar ใน Quartus II Pin Planner)