เมื่อใช้ฟังก์ชัน altlvds กับตัวเลือก PLL ภายนอกในอุปกรณ์ Stratix® III, Stratix IV และ Arria® II GX ตัวอย่างการออกแบบที่Alteraแสดงตัวนับเอาต์พุต C0, C1 และ C2 ที่ใช้บน PLL ซอฟต์แวร์ Quartus® II จะดึงตัวนับเอาต์พุตโดยอัตโนมัติเพื่อใช้รูปแบบการเชื่อมต่อที่ถูกต้อง นี่คือตัวนับเอาต์พุตที่ใช้สําหรับ SERDES เฉพาะ:
เอาต์พุต C0 (counter 0) เป็นสัญญาณนาฬิกาแบบขนาน
เอาต์พุต C3 (เคาน์เตอร์ 3) เป็นสัญญาณนาฬิกาอนุกรมความเร็วสูง
เอาต์พุต C5 (เคาน์เตอร์ 5) ควรเชื่อมต่อกับพอร์ตที่เปิดใช้งาน
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้ฟังก์ชัน altlvds กับตัวเลือก PLL ภายนอกในอุปกรณ์ Stratix III โปรดดู การใช้ altlvds กับตัวเลือก PLL ภายนอกในFPGAs Stratix III
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการใช้ฟังก์ชัน altlvds กับตัวเลือก PLL ภายนอกในอุปกรณ์ Stratix IV โปรดดู อินเทอร์เฟซ I/O ที่แตกต่างความเร็วสูงกับ DPA ในอุปกรณ์ IV Stratix (PDF) ขั้นตอนที่แสดงในเอกสารนี้ยังสามารถนําไปใช้กับอุปกรณ์ Arria II GX ได้อีกด้วย