คุณอาจพบข้อผิดพลาดข้างต้นหากช่องสัญญาณตัวรับส่งสัญญาณของคุณได้รับการกําหนดค่าสําหรับอัตราข้อมูลที่เกิน 13.2 Gbps ในอุปกรณ์เกรดความเร็ว -1 PMA Stratix® V
นี่เป็นเพราะซอฟต์แวร์ Quartus® II ใช้ ATX PLL ด้านล่างของธนาคารตัวรับส่งสัญญาณตามค่าเริ่มต้น อัตราข้อมูลที่รองรับ ATX PLL สูงสุดสําหรับ ATX PLL ที่ด้านล่างคือ 13.2 Gbps ในอุปกรณ์เกรดความเร็ว -1 PMA Stratix® V
หากต้องการแก้ไขปัญหานี้ คุณสามารถวาง ATX PLL ลงในตําแหน่งด้านบนของธนาคารตัวรับส่งสัญญาณได้ด้วยตนเอง ต่อไปนี้เป็นตัวอย่างข้อจํากัด QSF
set_location_assignment LCPLL_X0_Y24_N57 -to "llp0:inst|altera_xcvr_low_latency_phy:llp0_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts0]
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll"
คุณสามารถหาพิกัด ATX PLL ด้านบนและด้านล่างได้จาก Quartus® II Chip Planner
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชั่น 15.1