ปัญหาสำคัญ
คำอธิบาย
เมก้าคอร์คอนโทรลเลอร์ประสิทธิภาพสูง DDR และ DDR2 SDRAM ฟังก์ชันไม่รองรับการจําลอง VCS อย่างเต็มที่
ปัญหานี้มีผลต่อการกําหนดค่าทั้งหมด
การออกแบบไม่จําลอง
ความละเอียด
มีวิธีแก้ไขปัญหาต่อไปนี้อยู่
สําหรับ VHDL ให้เปลี่ยนรหัสต่อไปนี้:
- ในไฟล์ >_example_driver.vhd
เปลี่ยนรายงานทั้งหมด
whenระหว่างบรรทัด 333 และ 503 จากwhen std_logic_vector’(“”)ถึงwhen “” - ใน file testbench\<ชื่อexample>_tb
เปลี่ยนบรรทัด 191 จาก
signal zero_one(gMEM_BANK_BITS -1 downto 0) := (0 => ‘1’, others => ‘0’)เป็นsignal zero_one(gMEM_BANK_BITS -1 downto 0) := (\'1\', others=> \'0\')
สําหรับ Verilog HDL:
ไม่จําเป็นต้องทําการเปลี่ยนแปลงใดๆ โทรไปยังชุดตัววิเคราะห์ Verilog
v2k สวิตช์เพื่อเปิดใช้งานโครงสร้าง Verilog 2000
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ DDR และ คอนโทรลเลอร์ DDR2 SDRAM พร้อม ALTMEMPHY IP