ปัญหาสำคัญ
คำอธิบาย
เมื่อคุณจําลองการออกแบบฮาร์ดแวร์ Qsys ใน VHDL ที่มี
คอร์ JTAG UART และคุณเรียกใช้การจําลองโดยใช้ ld_debug คําสั่ง
คุณอาจเห็นข้อความแสดงข้อผิดพลาดต่อไปนี้:
# ** Error: (vsim-7) Failed to open VHDL file "system_tb_system_inst_jtag_input_stream.dat"
in r mode.
คุณสามารถละเลยข้อผิดพลาดนี้ได้เนื่องจากไม่มีผลกระทบต่อข้อผิดพลาดนี้
stdout ผลลัพธ์ของ JTAG UART
ข้อความแสดงข้อผิดพลาดนี้ไม่ปรากฏขึ้นมาขณะจําลองฮาร์ดแวร์ ออกแบบใน Verilog HDL
ความละเอียด
รันการจําลองโดยใช้ ld คําสั่ง และ
ข้อผิดพลาดไม่แสดงขึ้น
หรือละเว้นข้อความแสดงข้อผิดพลาด