ID บทความ: 000077792 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/01/2016

เมื่อใช้ Arria V GZ และ Stratix V Hard IP สําหรับ PCI Express ในหลายแพ็กเก็ตต่อรอบ ทําไมสัญญาณจึงrx_st_bardec2และrx_st_bar2ไม่ถูกสร้างขึ้น

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย เนื่องจากปัญหาในการสร้าง IP สัญญาณเหล่านี้จะไม่ถูกส่งออกโดยอัตโนมัติเมื่อมีการตรวจสอบแพ็กเก็ต mutliple ต่อรอบ
    ความละเอียด

    ส่งออกสัญญาณrx_st_bardec2 นิ้ว altpcie_sv_hip_ast_hwtcl.vไปยังเอาต์พุตระดับบนสุดของrx_st_bar2 เมื่อใช้หลายแพ็กเก็ตต่อรอบ ดังที่แสดงด้านล่าง:

    เอาต์พุต [7:0] rx_st_bar2

    กําหนดrx_st_bar2 = rx_st_bardec2[7:0]

    บทความที่เกี่ยวข้อง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้