ปัญหานี้เกิดขึ้นเมื่อใช้คอร์ IP Gen 1 หรือ Gen 2 PCIe® โดยใช้ ATX PLL ใน Arria® V GZ หรือตระกูลอุปกรณ์ Stratix® V สําหรับอุปกรณ์ ES Coreclkout ที่รายงานคือความถี่ที่ถูกต้อง 1/4 สําหรับอุปกรณ์การผลิต coreclkout ที่รายงานคือความถี่ที่ถูกต้อง 1/2
ซึ่งสามารถดูได้ใน TimeQuest โดยใช้นาฬิการายงาน ทั้ง coreclkout และ observablecoreclkdiv จะมีความถี่ที่รายงานไม่ถูกต้องตามที่ระบุไว้ข้างต้น
เมื่อต้องการหลีกเลี่ยงปัญหานี้:
1.คอมไพล์การออกแบบเพื่อดูว่าความถี่ใด TimeQuest คือการรายงาน
2. เพิ่ม SDC ต่อไปนี้เพื่อจํากัด \'coreclkout\':
ระยะเวลา create_clock <ของรอบระยะเวลาที่รายงาน> TimeQuest [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
ตัวอย่างเช่น หาก TimeQuest รายงานระยะเวลานาฬิกา 16ns สําหรับอุปกรณ์การผลิต SDC คือ:
create_clock -period 8.000 [get_pins -compatibility_mode {*|altpcie_hip_256_pipen1b|stratixv_hssi_gen3_pcie_hip|observablecoreclkdiv}]
compatibility_mode การใช้สัญลักษณ์ตัวแทนภายใน SDC สําหรับ get_pins เป็นสิ่งสําคัญ