ปัญหา 287788: คุณสมบัติ I/O ของอุปกรณ์ III บทที่ 7 Stratix, เวอร์ชั่น 1.9
คําขึ้นต้นของ LVDS Input On-Chip Termination (RD) ระบุว่า "ค่าความต้านทานเล็กน้อยที่ 10" แต่นี่ควรเป็นคําว่า "ค่าแนวต้านเล็กน้อยที่ 100"
ปัญหา 156385: เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Stratix III, เวอร์ชั่น 2.0
มีสัญลักษณ์แสดงหัวข้อย่อยสองปุ่มสําหรับข้อกําหนดเมื่อใช้การสลับนาฬิกาอัตโนมัติ สัญลักษณ์แรกไม่ถูกต้อง โดยระบุว่า:
"อินพุตสัญญาณนาฬิกาทั้งสองต้องทํางานอยู่"
วัตถุประสงค์ของการสลับนาฬิกาอัตโนมัติคือการสลับระหว่างนาฬิกาหากนาฬิกาหยุดทํางาน ข้อกําหนดที่แท้จริงคือทั้งสองนาฬิกาจําเป็นต้องทํางานเมื่อกําหนดค่าFPGA สัญลักษณ์แสดงหัวข้อย่อยควรระบุว่า:
"อินพุตสัญญาณนาฬิกาทั้งสองต้องทํางานเมื่อกําหนดค่าFPGA"
ปัญหา10003633 ฉบับที่ 1 บทที่ 4 "TriMatrix Embedded Memory Blocks ในอุปกรณ์ Stratix III"
เวอร์ชั่น 1.5
หน้า 4-6 ระบุว่า MLABs สามารถรองรับความกว้างของข้อมูลแบบผสมผ่านการจําลองผ่านซอฟต์แวร์ Quartus® II และในหน้า 4-10 ซอฟต์แวร์ Quartus II ระบุว่าซอฟต์แวร์ Quartus II สามารถใช้หน่วยความจําที่มีความกว้างผสมใน MLABs โดยใช้ MLAB มากกว่าหนึ่งตัว
ปัญหาที่แก้ไขแล้ว
10002079ฉบับ ที่ 1 บทที่ 13 "การทดสอบการสแกนขอบเขต IEEE 1149.1 (JTAG) ในอุปกรณ์ Stratix III" เวอร์ชั่น 1.3
ข้อมูลเกี่ยวกับ 3.3V VCCPD ถูกเพิ่มในเวอร์ชัน 1.4
ปัญหา10002636 ฉบับที่ 1 บทที่ 11 "การกําหนดค่าอุปกรณ์ Stratix III" เวอร์ชั่น 1.4
ข้อมูลเกี่ยวกับการเชื่อมต่อ nCE Master และ Slave ได้รับการแก้ไขใน 1.5
ปัญหา10006577 ฉบับที่ 1, Ch. 4: TriMatrix Embedded Memory Blocks ในอุปกรณ์ Stratix III, เวอร์ชั่น 1.7
คู่มือ Stratix III อธิบายถึงเซลล์หน่วยความจํา M9K และ M144K ตามที่ยังไม่ได้เริ่มต้นเมื่อเปิดเครื่อง ดังนั้นจะอยู่ในสถานะที่ไม่รู้จัก เว้นแต่จะมีการระบุไฟล์ mif
รูปแบบการเริ่มต้นที่ถูกต้อง:
เซลล์หน่วยความจํา M9K จะถูกเริ่มต้นเป็น 0\s ทั้งหมดผ่านไฟล์ mif เริ่มต้นในซอฟต์แวร์ Quartus II ผู้ใช้อาจระบุการเริ่มต้นของเซลล์หน่วยความจําผ่านไฟล์ mif ที่กําหนด
ยังไม่ได้เริ่มต้นเซลล์หน่วยความจํา M144K และเกิดขึ้นในสถานะที่ไม่ได้กําหนด นี่เป็น การป้องกันไม่ให้ไฟล์การเขียนโปรแกรมมีขนาดใหญ่เกินไป ผู้ใช้อาจระบุการเริ่มต้นของเซลล์หน่วยความจําผ่านไฟล์ mif ที่กําหนด
ปัญหา10006414 ฉบับที่ 1, Ch. 11: การกําหนดค่าอุปกรณ์ Stratix III, เวอร์ชั่น 1.9
เวลา tCF2ST1 (nCONFIG สูงถึง nSTATUS สูง) ไม่แตกต่างกันไปตาม tCFG (nCONFIG ความกว้างของพัลส์) หลังจาก nCONFIG ออกให้สูง nSTATUS จะถูกเผยแพร่สูงภายในข้อมูลจําเพาะสูงสุด tCF2ST1 โดยที่คุณไม่ได้เก็บ nSTATUS ไว้ภายนอกต่ํา
หมายเหตุที่เกี่ยวข้องกับตารางที่เกี่ยวข้องจะถูกเปลี่ยนเป็น "ค่านี้ใช้ได้ หากคุณไม่หน่วงเวลาการกําหนดค่าโดยถือ nSTATUS ต่ําจากภายนอก"
ปัญหา10005778 ฉบับที่ 1, บทที่ 6: "เครือข่ายนาฬิกาและ PLL ในอุปกรณ์ Stratix® III" เวอร์ชั่น 1.8
หมายเหตุ 2 สําหรับตารางที่ 6-10 ใช้กับอุปกรณ์ EP3SL200H780 ด้วย อุปกรณ์นี้มี PLL 4 ตัว (B1, L2, R2 และ T1)
ปัญหา10005130 ฉบับที่ 1 บทที่ 13 "การทดสอบขอบเขตการสแกน IEEE 1149.1 (JTAG) ในอุปกรณ์ Stratix III" เวอร์ชั่น 1.7
ตาราง 13-5 ให้ ID เวอร์ชัน (4 บิต) ที่ไม่ถูกต้องใน IDCODE 32 บิตสําหรับอุปกรณ์ EP3SL110 ID เวอร์ชัน 4 บิตที่ถูกต้องสําหรับอุปกรณ์นี้คือ 0001
ปัญหา10004486 ฉบับที่ 1 บทที่ 8 "อินเทอร์เฟซหน่วยความจําภายนอกในอุปกรณ์ Stratix III" เวอร์ชั่น 1.8
ตาราง 8-10 ในหน้า 8-28 ไม่ถูกต้องในการแสดงแหล่งที่มาของนาฬิกาของ DLL สําหรับอุปกรณ์ EP3SE80, EP3SE110 และ EP3SL150 ที่มีแพ็คเกจ F780 DLL2 สามารถขับเคลื่อนได้ด้วยPLL_B1เท่านั้น PLL3 ไม่สามารถขับเคลื่อนด้วย PLL ใดๆ ได้ DLL4 สามารถขับเคลื่อนโดยPLL_R2เท่านั้น ความสัมพันธ์ระหว่างพินนาฬิกาเฉพาะกับ DLLs ของตาราง 8-10 นั้นถูกต้อง
ปัญหา10003564 ฉบับที่ 1, บทที่ 9 "อินเทอร์เฟซ I/O ความแตกต่างความเร็วสูงและ DPA ในอุปกรณ์ Stratix III" เวอร์ชั่น 1.5
รูปภาพที่ 9-18 และหมายเหตุด้านบนอธิบายถึงข้อจํากัดอย่างไม่ถูกต้องเมื่อพินเอาต์พุตแบบปลายเดียวต้องอยู่ไกลจากพิน I/O ที่ต่างกันอย่างน้อยหนึ่งแถว ที่จริงแล้วไม่มีข้อจํากัดในการจัดวางพินเอาต์พุตแบบปลายเดียวในส่วนที่เกี่ยวกับพิน I/O ที่แตกต่าง รูปภาพที่ 9-18 และหมายเหตุ 4 ข้างต้นจะถูกลบออกในการแก้ไขบทนี้ในอนาคต
แก้ไขปัญหา10002548 ฉบับที่ 1 บทที่ 8 "อินเทอร์เฟซหน่วยความจําภายนอกในอุปกรณ์ Stratix III" เวอร์ชั่น 1.4
หมายเหตุ (2) ในตาราง 8-5 ว่าคุณสูญเสียกลุ่ม DQS/DQ หนึ่งกลุ่ม (ในทุกโหมด) หากคุณใช้พินเหล่านี้เพื่อกําหนดค่า หรือใช้พิน RUP และ RDN สําหรับการสอบเทียบ OCT ซึ่งไม่เป็นความจริง
พิน DQS/DQSn ในบางกลุ่ม x4 ยังสามารถใช้เป็นพิน Rup/Rdn ได้อีกด้วย คุณไม่สามารถใช้กลุ่ม x4 สําหรับอินเทอร์เฟซหน่วยความจําได้หากสมาชิกพินของตนถูกใช้เป็นพิน Rup และ Rdn สําหรับการสอบเทียบ OCT คุณอาจใช้กลุ่ม x8/x9 ที่รวมกลุ่ม x4 นี้ ได้ หากมีเงื่อนไขใดต่อไปนี้:
- คุณไม่ได้ใช้พิน DM กับพิน DQS ที่แตกต่างของคุณ
- คุณไม่ได้ใช้พิน DQS เสริมหรือแตกต่าง
นี่เป็นเพราะกลุ่ม x8/x9 มีพิน 12 พินจริงๆ เนื่องจากกลุ่มเกิดจากการปักหมุดโหมด x4 สองกลุ่มด้วยพินทั้งหมด 6 พิน (ดูตาราง 8-4) อุปกรณ์ x8 หรือ x16 DDR2 SDRAM ทั่วไปประกอบด้วย DQS หนึ่งพิน DM หนึ่งตัว และ DQ 8 พิน ซึ่งรวมพินได้สูงสุด 10 พิน ดังนั้นหากคุณเลือกการบ้านพินอย่างระมัดระวัง คุณสามารถใช้พินเพิ่มเติม 2 พินสําหรับ Rup และ Rdn อย่างไรก็ตาม ในอินเทอร์เฟซ DDR3 SDRAM คุณต้องใช้ DQS ที่แตกต่าง ซึ่งหมายความว่าคุณมีพินเพิ่มเติมเพียงพินเดียวเท่านั้น ในกรณีนี้ ให้เลือกตําแหน่งพินที่แตกต่างกันสําหรับพิน Rup และ Rdn ในธนาคารที่มีที่อยู่และพินคําสั่ง
คุณไม่สามารถใช้พิน Rup และ Rdn ที่แชร์กับพินกลุ่ม DQS/DQ เมื่อใช้อุปกรณ์ x9 QDRII /QDRII SRAM เนื่องจากพิน Rup และ Rdn มีวัตถุประสงค์สองประการกับพิน CQn ในกรณีนี้ ให้เลือกตําแหน่งพินที่แตกต่างกันสําหรับพิน Rup และ Rdn เพื่อหลีกเลี่ยงความขัดแย้งกับการจัดวางพินอินเทอร์เฟซหน่วยความจํา คุณสามารถเลือกวางพิน Rup และ Rdn ในกลุ่มการเขียนข้อมูลหรือในธนาคารเดียวกันกับที่อยู่และพินคําสั่ง
นอกจากนี้คุณยังสามารถวางพิน Rup และ Rdn ด้วยบล็อก OCT ในธนาคารที่แตกต่างจากธนาคารอินเทอร์เฟซหน่วยความจํา ให้แน่ใจว่าแรงดันไฟฟ้าของธนาคารที่คุณวางพิน Rup และ Rdn เป็นแรงดันไฟฟ้าเดียวกับแรงดันไฟฟ้าของธนาคารอินเทอร์เฟซหน่วยความจํา
ไม่มีข้อจํากัดในการใช้กลุ่ม x16/x18 หรือ x32/x36 ที่รวมกลุ่ม x4 ที่มีสมาชิกพินกําลังถูกใช้เป็นพิน Rup และ Rdn เนื่องจากมีพินเพิ่มเติมเพียงพอที่สามารถใช้เป็นพิน DQS ได้
หมายเหตุ: คุณต้องเลือกพิน DQS/DQ ของคุณด้วยตนเองสําหรับกลุ่ม x8, x16/x18 หรือ x32/x36 ที่มีสมาชิกกําลังใช้ Rup/Rdn เนื่องจาก Quartus II อาจไม่สามารถวางพินนี้ได้อย่างถูกต้องและอาจทําให้คุณไม่พอดี
แก้ไขปัญหา 10002455 ฉบับที่ 1 บทที่ 11 "การกําหนดค่าอุปกรณ์ Stratix III" เวอร์ชัน 1.4
ตาราง 11-14 ระบุว่าพิน DATA[0] ไม่ถูกต้องสามารถใช้เป็น I/O ของผู้ใช้ได้เมื่ออยู่ในโหมดผู้ใช้ที่มีรูปแบบการกําหนดค่า Active Serial (AS) DATA[0] ไม่สามารถใช้งานได้ในรูปแบบ I/O ผู้ใช้เมื่อใช้รูปแบบการกําหนดค่า AS
พินการกําหนดค่า AS ทั้งหมด (Data0, DCLK, nCSO และ ASDO) มีตัวต้านทานการดึงขึ้นภายในที่อ่อนแอซึ่งใช้งานได้ตลอดเวลา
แก้ไขปัญหา 10002455 ฉบับที่ 1 บทที่ 11 "การกําหนดค่าอุปกรณ์ Stratix III" เวอร์ชั่น 1.4
ตาราง 11-14 ระบุว่าพิน DATA[0] ไม่ถูกต้องสามารถใช้เป็น I/O ของผู้ใช้ได้เมื่ออยู่ในโหมดผู้ใช้ที่มีรูปแบบการกําหนดค่า Active Serial (AS) DATA[0] ไม่สามารถใช้งานได้ในรูปแบบ I/O ผู้ใช้เมื่อใช้รูปแบบการกําหนดค่า AS
พินการกําหนดค่า AS ทั้งหมด (Data0, DCLK, nCSO และ ASDO) มีตัวต้านทานการดึงขึ้นภายในที่อ่อนแอซึ่งใช้งานได้ตลอดเวลา