ID บทความ: 000077407 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/10/2019

ทําไมการตั้งค่าแบนด์วิดท์ไม่เปลี่ยนแปลงเมื่อใช้ fPLL Intel® Arria® 10/Cyclone® 10 FPGA IP ในโหมด SDI_Direct

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® fPLL Intel® Arria® 10 Cyclone® 10
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อใช้ fPLL Intel® Arria® 10/Cyclone® 10 FPGA IP ในโหมด SDI_Direct การตั้งค่าแบนด์วิดท์จะถูกกําหนดเป็นการกําหนดค่าที่เหมาะสมที่สุด ดังนั้นการเปลี่ยนแปลงการตั้งค่าแบนด์วิดท์ (ต่ํา, ปานกลาง, สูง) ใน IP นี้จะไม่นําไปใช้กับไฟล์ MIF ที่สร้างขึ้น

    ความละเอียด

    นี่เป็นพฤติกรรมที่คาดหวัง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้