ID บทความ: 000077340 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/03/2018

ทําไม HPS ค้างเมื่อ HPS ไปยังFPGAบริดจ์เชื่อมต่อกับ IP AXI Bridge ร่วมกับ Bus Master อื่นๆ

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • เอฟพีจีเอ Intel® Interconnect
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    HPS อาจค้างในขณะเข้าถึง AXI Bridge ซึ่งเชื่อมต่อกับบัสหลักมากกว่าหนึ่งตัว

    อินเตอร์เฟซ AXI Bridge Slave จะย้อนหลังการเข้าถึงหลักแรงดันเมื่อหนึ่งในปัญหาหลักในการอ่าน/เขียนทรานแซคชัน

    วิธีแก้ไข

    การแก้ไขปัญหาชั่วคราว ให้เพิ่ม Avalon MM Pipeline Bridge ระหว่างบัสมาสเตอร์และ AXI Bridge เพื่อแก้ไขปัญหาการจัดการสัญญาณหลักหลายตัวของ AXI Bridge การแก้ไข IP AXI Bridge ที่แท้จริงคือตารางเวลาในการรีลีส Quartus ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Arria® 10 SX SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้